FPGA 学习笔记2021-6-15

1. CMT（clock management tiles 时钟管理模块），提供了时钟合成（clock frequencey synthesis ）、倾斜校正（deskew）、过滤抖动（jitter filtering）;

1CMT：1 MMCM(mixed-mode clock management)+1 PLL(锁相环)