摘要：序列检测器是时序数字电路中非常常见的设计之一。它的主要功能是将一个指定的序列从数字码流中识别出来。序列检测器实现主要有两种方法：状态机和移位寄存器。 本设计要求： 序列检测器，din每个clk都会输入0或1，当检测到连续5个周期输入的din序列是11010时，dout会输出一个周期的脉冲。 1、状态 阅读全文

摘要：Verilog实现序列产生器是Verilog基础学习甚至求职面试时的一个常见问题，它用到计数器、状态机、移位寄存器等一系列知识。因此有必要进行学习与仿真： 一、思路 状态转移形（利用状态机转移，逐个输出序列值）； 移位寄存器形（输入整个序列，在时钟驱动下不断按顺序循环输出序列中的某一位，从而实现序列 阅读全文

摘要：简介：用Verilog描述一个可综合的序列检测器用于检测输入数据码流中的特定序列(本次检测序列为10010，只要修改状态转移关系即可实现其他目标序列的检测)。当检测到10010序列(包括重叠的情况)时，序列检测器输出1，否则输出0。经状态分析化简可得序列检测器的状态转移图如下：代码实现： /* Fi 阅读全文

摘要：一、普通时钟信号： 1、基于initial语句的方法： parameter clk_period = 10; reg clk; initial begin clk = 0; forever #(clk_period/2) clk = ~clk; end 2、基于always语句的方法： parame 阅读全文

摘要：一、原理 我们需要两个计数器cnt1和cnt2： cnt1随系统时钟同步计数（系统时钟上升沿时cnt1加1），范围为0~ T； cnt2随cnt1的周期同步计数（每当cnt1等于T时，cnt2加1）范围也是0~ T； 这样每次cnt1在0 ~ T的计数时，cnt2为一个固定值，相邻cnt1计数周期对 阅读全文