2018年2月10日
verilog实验2：基于FPGA的59秒计时器设计
摘要： 一、实验任务 利用四个数码管显示59秒计时器。 二、代码实现 将开发板的48M晶振分频出1M，然后计数器累加，将计数器结果显示在数码管上。低位逢十进一，第二位逢五进一，依次构成59秒计时器。 部分代码展示： 三、感悟 相比于其他小程序来说，这篇是一个很简单的应用，包括程序也很简单。但是在编写之时，会 阅读全文
posted @ 2018-02-10 23:57 amberwang2018 阅读(1709) 评论(3) 推荐(1) 编辑