(1)VHDL的描述风格及语法十分类似于一般的计算机高级语言，但是它是一种硬件描述语言。学好VHDL的关键是充分理解VHDL语句和硬件电路的关系。编写VHDL，就是在描述一个电路，我们写完一段程序后，应当对生成的电路做到心中有数，而不能用纯软件的思路来编写VHDL程序（硬件描述语言和单片机程序是有区别的）。
(2)语法掌握贵在精不在多。30%的基本VHDL语句就可以完成95%的电路设计，很多生僻的语句并不能被所有的综合工具所支持，在程序移植或被更换软件平台时容易产生兼容性问题，也不利于其他人阅读和修改。建议多用心钻研常用语句，理解这些语句的硬件含义，这比多掌握几个新语法要有用的多。
(3)VHDL描述和传统原理图的关系就好比是高级语言和汇编语言的关系。VHDL可移植性好，使用方便，但效率不如原理图；原理图输入的可控性好，效率高，比较直观，但设计大规模CPLD/FPGA时显得很繁琐，移植性差。在真正的设计中，通常建议采用原理图和VHDL结合的方法设计，适合原理图的地方就用原理图，适合用VHDL的地方就用VHDL，灵活使用，以实现高效、稳定、符合设计要求的电路为最终目的。
(4)VHDL的可综合性问题。如果VHDL程序只用于仿真，那么几乎所有的语法和编程方法都可以使用。但如果程序是用硬件实现，那么就必须保证VHDL程序“可综合”。不可综合的VHDL语句在软件综合时被忽略或者报错。应当牢记一点：“所有的VHDL描述都可以用来仿真，但是不是所有的VHDL描述都能用硬件实现。”另外，综合是一项十分复杂的工作，不同的VHDL综合工具，其综合和优化效率是不一样的。就像C语言的编译器能产生最优化的机器码，也能产生非优化的机器码。这是由于这些综合工具所采用的转换算法和优化技术不同所导致的。
