天山明月

摘要： 与 AND, 或 OR, 非 NOT, 与非 NAND (not and), 或非 NOR (not or), 异或 XOR (exclusive or), 同或 NXOR (not exclusive or) 阅读全文

摘要： 最近在编写仿真的时候顺便研究了一下电路延迟,延迟分两种,一种是惯性延迟,一种是传输延迟. 惯性延迟可以理解为滤波,其本身的产生原因也是电路中存在的大量电容,电容有充放电效应,因此可以平波峰波谷,类似水库. 但是要注意的一点是,网上的解释里面的图片都是一个带尖峰脉冲的输入进来,输出丝毫不变,这是不可能 阅读全文

摘要： 在我刚接触FPGA的时候,我的师傅就告诉我不要写latch,并且告诉我latch来源于分支不完全的组合条件逻辑.不要用latch的原因我不太明白,网上的说法主要有两个: 对毛刺不敏感,会产生毛刺并且传递毛刺. 不利于STA. 第一个很好理解,但是第二个并不明白.在网络上搜索答案的时候虽然没有马上找到 阅读全文

摘要： 静态时序分析Static Timing Analysis 不管是建立时间还是保持时间,都是FF B(接收端)的器件特性所决定的,我们要做的是保证设计能满足元件的特性要求,也就是Setup Time Constraint和Hold Time Constraint. 1. Setup Time Cons 阅读全文

摘要： 亚稳态产生的环境很多,最典型的比如跨时钟域信号传递,具体来说比如开关,视频图像输入,网络数据传输. 一图胜千言,网上狗屁不通互相抄袭的文章太多,维基百科这张图基本能解释一半了. 图里就是典型的单比特跨时钟域产生的亚稳态处理方式,通过两级寄存器获得正确的信号电平. 因为真实的信号有上升和下降沿,如果在 阅读全文

摘要： VHDL 文件操作都在tb中，因为涉及到操作系统，所以无法综合。 在vhdl中，文件被看作 行 组成的一维数组。 预先要把两个文件读写相关的库声明。 1 use STD.TEXTIO.all; 2 use ieee.STD_LOGIC_TEXTIO.all; 首先要声明用来存储文件数据的数组，以一个 阅读全文

摘要： CMT是非常重要的时钟资源，如果时钟信号像血液的话，CMT就像是循环系统，MRCC和SRCC将外部时钟引入，但是需要经过处理才能被其他部件所使用。时钟信号在运行过程中，还会发生各种负面的变化，例如jitter(抖动)时钟频率发生变化，偏移（到达不同部件时间不同）和占空比失真（一个周期内部不对称）。从 阅读全文

摘要： 本章节的内容主要是介绍各个部件的功能。 首先是BUFG，它能驱动所有时序资源。 但是它的输入从哪里来呢，谁负责驱动它，整个板子的外部时钟是怎么进来的呢？这个就涉及到外部时钟输入管脚。注意，不是说BUFG只能被外部输入的时钟驱动。时钟信号由专门的时钟引脚输入，引脚分为两种MRCC（Multi-regi 阅读全文

摘要： FPGA的时钟资源介绍主要分为三部分。第一部分是区域结构，第二部分是元件功能，第三部分是实现方式。 首先FPGA的时钟资源负责驱动所有的时序逻辑，生产商尽力使得时钟资源充分，可靠，为了达成这一目的，xilinx采取了结构化的时钟资源布局方式。 首先将整个板子分为左右两部分，宽度完全一致，中间是大动脉 阅读全文

摘要： 1.AXI总线作为握手总线，有一个避免死锁的设定。对于一般的AXI stream接口ip核，例如xilinx的float运算ip核，ready信号一般会一直有效， 或者至少说先于valid有效，但是在有些AXI接口的ip核中，ready会等待valid信号有效之后再有效，甚至是数据的valid和地址 阅读全文