摘要：
Xilinx FPGA（intel类似）的FIT（failure in time）大约是10到30，换算为MTBF（h）就是拿10的9次方除以FIT。 以10为例，大约是11415.5年。可以说FPGA的可靠性非常高，而宇航级的FPGA可靠性更高，再配合上三重冗余，可靠性才能达到我们的预期设计目标。 阅读全文
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Design For testability DFT(Design for Test):可测试性设计（DFT）是一种集成电路设计技术，它将一些特殊结构在设计阶段植入电路，以便设计完成后进行测试。电路测试有时并不容易， 这是因为电路的许多内部节点信号在外部难以控制和观测。通过添加可测试性设计结构，例如 阅读全文
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众所周知，Verilog提供了5中表示延迟的语句： 1 (#5) a = b;// blocking assignment with LHS··············1 2 3 a = (#5) b;// blocking assignment with RHS··············2 4 阅读全文
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Conflict Avoidance The 7 series FPGAs block RAM is a true dual-port RAM where both ports can access any memory location at any time. Address collision 阅读全文
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Common Path Pessismism Removal。 Common path 是指的两条时钟路径在分叉前一起走过的部分，起点由时序分析来定。 Pessismism 是指在分析建立保持时间的时候，我们取的都是最坏/悲观的情况。 那么为什么又要Removal呢？请看下图。 以建立时间分析为例， 阅读全文
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异步fifo、格雷码以及空满判断 一直以来都有两个做法，第一个是多bit信号利用异步fifo或者ram做跨时钟域同步，还有一个就是利用格雷码。 实际上有些异步fifo就是用的ram+格雷码实现的，因为fifo的读写指针是递增的。当然也有些fifo没用格雷码，这是后话。我们先看看异步FIFO不用格雷码 阅读全文
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在这里记录一下自己插流水的心得。 最近是做了一个补边的模块，补完给卷积核做卷积运算。因为只用了一个FIFO还是怎么样，时序紧张了，就是大的行缓存FIFO的输出接回去FIFO的输入，另一路接到另一个输出FIFO上。因此插了一级寄存器，插的过程中发现两个可能会矛盾的点。再加上之前梯度计算部分也涉及到了许 阅读全文
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首先我们要分析Cmos电路的功耗来源。 高器件延迟的Cmos电路之所以能取代低延迟的TLL，最大的优点之一就是功耗低，主要原因静止状态下截止电流极低。原因在于Cmos（Complemetary Symmetry Metal-Oxide-Semiconductor Circuit) 内部互补对称的两个 阅读全文
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现在在做的一个项目，就是把SIFT算法弄到FPGA板子上加速。用的板子V7 690，大概43万的LUT和86万FF，最后差不多用到了八成，时序挺紧张的了。频率跑到了125Mhz，瓶颈主要在浮点核吃资源太多。速度是70ms实现sift特征向量生成，FPGA实现的部分大概是30ms左右，图像输入是320 阅读全文
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