摘要： 异步FIFO中，空满信号该如何产生呢？ 在复位的时候，读指针和写指针相等，读空信号有效（这里所说的指针其实就是读地址、写地址）当读指针赶上写指针的时候，写指针等于读指针意味着最后一个数据被读完，此时读空信号有效。写满信号：当写指针比读指针多一圈时，写指针等于读指针意味着写满了，此时写满信号有效。 问 阅读全文

摘要： 读者如果学习了verilog，并且有了一定的实践经验的话应该强烈的感受到，verilog和软件（诸如C/C++）有着本质且明显的差别，是一条不可跨越的鸿沟。所以初学者把C和verilog拿来作比较是完全没用的，甚至会把初学者绕晕，影响学习效率的提高。 虽然verilog比硬件更抽象，但是最终实现的结 阅读全文

摘要： 在对高速串行数字信号进行测试和验证的场合，我们会用示波器测试眼图，从而判别对应信号的质量、设备的稳定度、信道质量，从而判别出哪里出了问题。眼图文章从以下几个问题来讨论：什么是眼图、眼图用在什么场合、反映了波形什么信息，会通过例子具体分析眼图含义。 眼图（英语：eye pattern）是电信系统的一种 阅读全文

摘要： 超300亿晶体管——3倍于最高端服务器CPU 如果让大家猜晶体管最多的芯片是什么？很多朋友可能会回答是最高端的服务器CPU，一般这种带了超大规模片内CACHE具备几十个内核的CPU大约有100多亿个晶体管，非常吓人。可是面对最高端的FPGA来说实在是小巫见大巫，INTEL STRATIX 10 FP 阅读全文

摘要： 这个世界先有鸡还是先有蛋？没有人知道答案。但是如果有人问ess9018、ak4497、cs43198这些高端SIGMADELTA架构DAC的妈妈是谁？我们可以回答您:它们都有一个同样的妈，名字叫做FPGA。 FPGA是什么？ FPGA的全称是Field－Programmable Gate Array 阅读全文

摘要： 在FPGA设计中，经常要对外部输入的信号捕捉上升沿。 在某些设计中，外部输入信号为方波信号，由比较器输出。 如上图，比较器输出方波后，电路设计欠佳，产生抖动，下降沿产生毛刺，如果FPGA逻辑设计不好，容易在方波下降沿时再次捕捉到上升沿。 在电路无法更改的情况下，只能更改FPGA逻辑设计，过滤毛刺。 阅读全文

摘要： 在FPGA高速采集中，除了外部的AD芯片之外，最重要的是运放，因为必须将微小信号放大后才能进入AD，转换出数字信号。 运放设计如上图，外部输入微小电流信号，通过电阻R1取电，转换为电压，请注意R1阻值，以与信号源进行阻抗匹配。 C1和R2组成高通滤波器，滤除不需要的高频信号。 电位器R4和电阻R3、 阅读全文

摘要： FPGA以计算速度快、资源丰富、可编程著称，之前一直应用于高速数字信号领域和ASIC验证。随着逻辑资源的丰富和编程工具的改进，FPGA在机器学习和硬件加速上得到越来越多的重视，目前数据中心已经大量采用，大数据、云计算领域逐步采用FPGA器件。但是除了这些对计算能力和逻辑资源要求很高的应用，市面上还有 阅读全文

摘要： 2018年上半年对于中国半导体行业而言是多事之秋，发生了几件让国人深入思考的大事。我作为IC产业的逃兵，最近也在思考很多的问题，包括资本市场、集成电路行业和研究所的一些不成熟的想法。 2008年进入华中科技大学电子系，中科院半导体所毕业后进入联发科从事手机芯片开发（没错，就是卖的不怎么好的X30）。 阅读全文

摘要： 在实际设计中，由于外部阻容复位时间短，可能无法使FPGA内部复位到理想的状态，所以今天介绍一下网上流行的复位逻辑。 在基于verilog的FPGA设计中，我们常常可以看到以下形式的进程： 信号rst_n用来对进程中所用变量的初始化，这个复位信号是十分重要的，如果没有复位，会导致一些寄存器的初始值变得 阅读全文