摘要： FPGA到最后自然是规模越来越大，编译时间越来越长。解决问题的方法通常来说应该从工具和设计入手。 先把模块分好，port上能用REG隔离最好，尽量切断跨模块的组合逻辑。把一个模块的大小控制在中度规模，调试时一个模块一个模块来，调通的模块都用edf网表代替，节省综合时间。 在P&R阶段，看模块的功能， 阅读全文