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2018年4月13日
简述FPGA时序约束理论
摘要: FPGA时序约束简介。 时序约束的场景: 在简单电路中,当频率较低时,数字信号的边沿时间可以忽略时,无需考虑时序约束。但在复杂电路中,为了减少系统中各部分延时,使系统协同工作,提高运行频率,需要进行时序约束。通常当频率高于50MHz时,需要考虑时序约束。 限制FPGA最大频率的因素: 组合逻辑延时
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posted @ 2018-04-13 09:09 alifpga
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