摘要: 概述 Verilog HDL语言提供了一种扩展基元的方法,允许用户自己定义元件(User Defined Primitives,UDP)。通过UDP,可以把一块组合逻辑电路或者时序逻辑电路封装在一个UDP内,并把这个UDP作为一个基本的元件来使用。需要注意的是,UDP不能综合,只能用于仿真。 UDP 阅读全文
posted @ 2017-12-21 09:19 alifpga 阅读(10524) 评论(0) 推荐(0) 编辑