2017年9月8日
FPGA多时钟处理应用
摘要： FPGA项目设计中，通常会遇到多时钟处理。即一个PLL输出多个时钟，根据条件选择合适的时钟用作系统时钟。方案一： 外部晶振时钟进入PLL，由PLL输出多个时钟，MUX根据外部条件选择时钟输出做为系统使用。 方案在时钟频率比较低的情况下是可行的。设计时注意MUX使用组合逻辑实现的，注意case语句中d 阅读全文
posted @ 2017-09-08 12:33 alifpga 阅读(3754) 评论(0) 推荐(0) 编辑