摘要：
1. 可以自己选择延时N个时钟周期的电路：N个DFFs + 一个对应的 N to 1 多路选择器。 具体代码如下。从下面的代码可以看出，my_dffx 是一个最关键的模块。所以以后再写这样的延时电路时，先把最小单元：DFF写好。然后再用例化的手段去实现整个延时电路，感觉看起来就很好理解。当然了，用一 阅读全文
摘要：
给我的感觉是：verilog不会去计算 sel4+3 和 sel4 之间的差值。所以在上面一道题的时候，由于是选择1位出来（且sel是8位，位数是固定的！但值可变），所以没有问题。 针对上述的说法，其实这道题有两种解决方法：①利用 bit slicing 特性；②依然利用选择位sel是固定的位数去挑 阅读全文
摘要：
做不出的题！用一行代码实现256-1路多路选择器 vector(数组)的index是可变的，只要vector(数组)的位数是恒定的就行。 具体实现代码如下所示。 阅读全文