Verilog的私私细语 - Verilog HDL那些事儿-整合篇 第三章 理想时序的整合

 

目录

第3章 理想时序的整合

3.01 理想时序和实际时钟的关系
3.02 速率和步骤的整合
实验十五：IIC实验（芯片24LC04驱动）
3.03 IIC总线被忽略的基础知识和速率的关系
3.04 按时序表驱动IIC设备
实验十六：真正意义上的速率100kHz
3.05 非正规的速率
实验十七：非正规速率的高速（400Khz）iic总线
3.06 不同世界的模块
实验十八（一）：SDRAM基本功能介绍
3.07 时间要求和理想时序之间的平衡点
实验十八（二）：SDRAM基本功能驱动
3.08 高速率的风险
实验十九：SDRAM基本功能介绍

总结：144

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好了，第三章终于完成了 .... 啊，写这本笔记真的会折寿的。第三章的内容笔者开始踏入Verilog 的雷区了，
里面的中心内容就是围绕着物理时序和理想时序之间展开。为什么说这是雷区呢？很简单呀，就是充满危险
又刺激的一章，如果不小心踩雷就粉身碎骨，越过了就是无比的成就感。第三章的主要实验式IIC设备和SDRAM。
IIC相关的实验笔者绝对有理由拖到才写，原因嘛 ... 驱动iic不是单单驱动的问题，如果读者仔细观察你自己
会发现iic在谈论物理时序和理想时序的平衡点是一个很好的入门引子。

反之SDRAM却是另一个挑战 ,这家伙还真的让我写了2个星期左右。笔记里边有关sdram的介绍和举例
估计是Verilog之中最仔细的教程了吧。开场白就到此为止，第三章的有“速率”和“覆盖”等新概念的东西。
但是第三章说到底就是讨论整合概念和精密控时之间的关系。其他的,读者自己看着办吧。

基本上整合篇（上） 已经写完了，因为受到页数限制的关系 ... 才有如此的决定。嗯，这本笔记就当做给
许多爱好VerilogHDL那些事儿的朋友，一个新年和圣诞礼物。不废话了 ... 我们明年再见吧。 

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