Verilog 最后的私私细语 - 第二章 优化和平衡

 

目录 03

第2章 优化和平衡 04
2.01 Verilog HDL优化的思考 04
2.02 偏向节省逻辑资源的优化 08
实验五：轻量版-浮点数加法模块 08
实验六：超轻量版-浮点数加法模块 12
2.03 无意义的for循环 18
实验七：轻量版-浮点数加法模块·改 20
2.04 软件操作和循环操作的疑惑 23
2. 05 实验八：轻量版-浮点数乘法模块 25
2. 06 实验九：超轻量版-浮点数乘法模块 34
2. 07 实验十：轻量版-浮点数除法模块 42
2.08 再谈步骤和时钟的整合 50
2.09 组合逻辑和即时操作 53
2.10 即时操作和建模 55
实验十一：即时式-Booth乘法器 58
2.11 当笨蛋的组合逻辑遇上笨蛋的编译器 66
2.12 实验十二：即时式-浮点数加法模块 69
2.13 组合逻辑的压力 86
实验十三：即时式-Booth算法乘法器（24位） 88
实验十四：即时式-浮点数乘法乘模块(Verilog 自带的 *操作符 ) 94
实验十五：即时式-浮点数乘法模块（整合实验十三） 106
2.14 延迟压力和时序上的微妙关系1 109
2.15 延迟压力和时序上的微妙关系2 114
2.16 与即时操作拼耐性 122
实验十六：即时式-Streamlined除法器 122
实验十七：即时式-浮点数除法模块（整合实验十六） 127
2.17 浅谈嵌套if 135

总结：140

 

这一章是整合篇下相关的核心一章，最初只是考虑有关 Verilog 的优化性，然后不知不觉
就扯到Verilog 的多态性的操作模式，其中最为耀眼的还是即使操作。续第一章以后，我们会之前的
4个浮点数数运算器，进行不同方向的优化。虽然大致的内容不过如此，不过其中涉及了许多
与组合逻辑级涉及的基础，组合逻辑如何影响物理时序和理想时序（理想时序为重）。

其实有关优化的话题，很多参考书都一味按着高级语言（顺序语言）的思想去执行，这多少
对Verilog 是非常不公平的。Verilog 的基础不仅仅是指令或者步骤而已，因此我们需要重新思考
才行。文中的内容充满火药味 ... 笔者也觉得自己不停的激动，事实真的越写越气。一些非常
简单而且基础的东西，为什么以前就看不到，没听过...

好了 ... 这一章笔记至少没有偏离整合的中心思想，还不如说扩展了整合的中心思想。要学习
Verilog 的人，应该多从 Verilog HDL语言的角度去思考种种的东西 ... 随着深入读者一定
会不停的感悟和震撼，Verilog 有许多不为人知的一方。我们一直以来是不是都对它充满误会呢？
一直以来都用顺序语言的角度去思考它，适合还是不适合呢？

我们需要再一次冷静和深入去思考上述的问题

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http://115.com/file/e7nmas1l

 

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