Verilog 最后的私私细语 - 第一章 不同世界的自然

 

目录  03

第3章  理想时序的整合  04

1.01  闻风色变的浮点数  04

1.02  浮点数和单精度格式  08

1.03  浮点数加减法  12

1.04  实定和假定小数点的困惑 24

1.05  浮点数加减法实例  26

1.06  实验一：浮点数加法器 36

1.07  实验二：浮点数减法器  48

1.08  浮点乘法和陷阱  58

1.09  实验三：浮点数乘法器  71

1.10  浮点除法和精度流失  89

1.11  实验三：浮点数除法器  100

总结：112

 

 

这是最新一系列的笔记，也是对应整合篇的下半部分，
系列的命名之所以是 最后的私私细语，如命名般是 Verilog HDL 那些事儿 最后系列的笔记。
基本上，从建模篇写到这里，一些基础而且致命的细节问题，笔者都详细讨论一番了。
当然，这不包括所有有关 Verilog 的细节，因为细节的发现是可遇不可求。
不过，这样分量的教程已经足够掌握 Verilog 了。

这一本笔记如命名，是探索 Verilog 的自然规则，具体点就是熟悉 2进制。
作为这次的内容中心就是，浮点数的加，减，乘和除的基本运算，概念和思路。
浮点数可以说是某个程度的Verilog 瓶颈又是大门。

嗯，笔者走了那么久，时机终于来到了，笔者也鼓起勇气去研究它。结论来说，
在C语言上认识浮点数，和在 Verilog 语言上认识浮点数是一个天一个地的分别。
这也是第一章名为 不同世界的自然。这本笔记是一个思想准备，是为了继续
理解整合概念的前准备。

唯一让笔者可恨的是，浮点数相关的资料真的是掉眼泪般的程度。笔者不知不觉中
开始怀疑自己受过的教育 .... 好了，不多说了，自己看着办吧。

以下是笔者在学习过程中所使用的工具：
speedcrunch ，爱用的计数器
iee ，转换单精度格式用的软件

 

 http://115.com/file/anf7vfa4

 

免责声明：为了避免无谓的麻烦，简单的声明一下。本笔记是个人的想法而已，并不针对他人

               如果文中让你不舒服，请大人有大量，一笑而过。 果真笑不了，那好就冲着笔者

               一个人，不关社区任何事情。