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摘要： 瞎搞 TimeQuest 的无责任笔记 原本是整合篇的副产物，说糟点就是破笔记一本 ...不过却被怪人们喜爱，这个世界还真奇怪，怪东西 + 怪人还真投契 ... 汗。整合篇写完以后，笔者就有继续的意思，不过我又面临新的问题，毕竟第一章和第二章和 《Verilog HDL 那些事儿》的联系性和结合性都不大，于是我不得不重新思考。笔者自问，要嘛就脱离《Verilog HDL 那些事儿》让《瞎搞》成为独立的笔记，换之还是相反呢？夜里，我又遇见它，它建议让《瞎搞》作为 《Verilog HDL 那些事儿》的延续 ... 目的是为了下一个建模技巧作准备（它的话永远都是具有深度的 ...）。所以说，从第三 阅读全文

摘要： 建模篇 v5http://www.kuaipan.cn/file/id_2956732795977785.htm密码：G0Oz2W时序篇 v2http://www.kuaipan.cn/file/id_2956732795977786.htm密码：Yyq79Y整合篇http://www.kuaipan.cn/file/id_2956732795977796.htm密码：aDmM1d其它扫盲文http://www.kuaipan.cn/file/id_2956732795977798.htmlVerilog 建模技巧之 低级建模思路http://www.kuaipan.cn/file/id_29 阅读全文

摘要： 目录 03 第2章 优化和平衡 04 2.01 Verilog HDL优化的思考 04 2.02 偏向节省逻辑资源的优化 08 实验五：轻量版-浮点数加法模块 08 实验六：超轻量版-浮点数加法模块 12 2.03 无意义的for循环 18 实验七：轻量版-浮点数加法模块·改 20 2.04 软件操作和循环操作的疑惑 23 2. 05 实验八：轻量版-浮点数乘法模块 ... 阅读全文

摘要： 目录 03第3章理想时序的整合 041.01闻风色变的浮点数 041.02浮点数和单精度格式 081.03浮点数加减法 121.04实定和假定小数点的困惑 241.05浮点数加减法实例 261.06实验一：浮点数加法器 361.07实验二：浮点数减法器 481.08浮点乘法和陷阱 581.09实验三：浮点数乘法器 711.10浮点除法和精度流失 891.11实验三：浮点数除法器 100总结：112这是最新一系列的笔记，也是对应整合篇的下半部分， 系列的命名之所以是 最后的私私细语，如命名般是 Verilog HDL 那些事儿 最后系列的笔记。 基本上，从建模篇写到这里，一些基础而且致命的细节问 阅读全文

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摘要： 测试，测试 ... 一二三 阅读全文