2020年7月5日
T触发器，JK触发器的verilog实现
摘要： 实现的话主要是根据特征方程 module JK_FF( clk, rst_n, J, K, Q ); input clk; input rst_n; input J; input K; output reg Q; always@(posedge clk or negedge rst_n) begin 阅读全文
posted @ 2020-07-05 11:54 Connor_Jiao 阅读(4360) 评论(0) 推荐(1) 编辑