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摘要: http://www.cnblogs.com/woshitianma/archive/2013/01/03/2843252.html 阅读全文
posted @ 2015-04-23 17:59 agllero 阅读(130) 评论(0) 推荐(0) 编辑
摘要: http://www.21ic.com/app/eda/201308/189781_1.htm由于Verilog HDL和 VHDL 行为描述用于综合的历史还只有短短的几年,可综合风格的Verilog HDL 和VHDL的语法只是它们各自语言的一个子集。又由于HDL的可综合性研究近年来非常活跃,可综... 阅读全文
posted @ 2015-04-23 17:56 agllero 阅读(1521) 评论(0) 推荐(0) 编辑
摘要: Error (10200): Verilog HDL Conditional Statement error at Clk_pwm_div.v(14): cannot match operand(s) in the condition to the corresponding edges in th... 阅读全文
posted @ 2015-04-22 19:59 agllero 阅读(1327) 评论(0) 推荐(0) 编辑
摘要: 输入代码,选择Processing > start > Analysis & ElaborationTools > Netlist viewer > RTL viewer 阅读全文
posted @ 2015-04-22 18:58 agllero 阅读(183) 评论(0) 推荐(0) 编辑
摘要: http://blog.csdn.net/a14730497/article/details/17886127Y:明亮度(Luminance或Luma),也就是灰阶值。“亮度”是透过RGB输入信号来建立的,方法是将RGB信号的特定部分叠加到一起。Cb:反映的是RGB输入信号蓝色部分与RGB信号亮度值... 阅读全文
posted @ 2015-04-22 18:44 agllero 阅读(1797) 评论(0) 推荐(0) 编辑
摘要: http://blog.csdn.net/a14730497/article/details/17887159YCbCr2RGBmoduleYCbCr2RGB (2input iCLK,3input iRESET,4input iDVAL,5input [7:0] iY,6input [7:0] i... 阅读全文
posted @ 2015-04-22 18:43 agllero 阅读(395) 评论(0) 推荐(0) 编辑
摘要: http://blog.163.com/taofenfang_05/blog/static/64214093201181692057682/任务和函数只能实现组合逻辑,而对时序逻辑无能为力。1 任务 任务就是一段封装在“task-endtask”之间的程序。任务是通过调用来执行的,而且只有在调用时才... 阅读全文
posted @ 2015-04-22 10:02 agllero 阅读(876) 评论(0) 推荐(0) 编辑
摘要: http://blog.sina.com.cn/s/blog_6c7b6f030101hj8p.html1、奇偶校验位于数据位之后,占1位,用于表示串口通信中的校验方式。该位有用户根据需要决定,有奇校验,偶校验,无校验三种。一般都采用无奇偶校验的方式2、所谓奇校验,就是判断发送方的数据位中1的个数是... 阅读全文
posted @ 2015-04-21 15:50 agllero 阅读(1849) 评论(0) 推荐(0) 编辑
摘要: 利用Verilog语言实现对一个8位数据进行奇偶检验,具体方法如下,实现奇偶检验的算法就是,如果是偶校验,只要将该8位数据第一位和第二位进行异或,然后将得到的结果和第三位异或,依次下去,直到和第七位异或,这样得到的最后结果,就是偶校验位;如果是奇校验,将上面的偶校验位取反即可。下面的一段小程序就是实... 阅读全文
posted @ 2015-04-21 15:48 agllero 阅读(8974) 评论(0) 推荐(0) 编辑
摘要: 两种写法的结果有差异仿真通过:always @ ( input1 or input2 or input3 or input4 ) begin if ( input1 > input2 ) begin min_output1 input3 ) begin ... 阅读全文
posted @ 2015-04-21 13:37 agllero 阅读(238) 评论(0) 推荐(0) 编辑
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