2016年10月19日
Verilog实例化时的参数传递
摘要： http://samblack444.blog.163.com/blog/static/37028485201172231633983/ 类似VHDL的Generic语句，Verilog也可以在例化时传递参数例子见http://sutherland-hdl.com/online_verilog_re 阅读全文
posted @ 2016-10-19 11:28 agllero 阅读(2126) 评论(0) 推荐(0) 编辑