2015年10月22日
verilog中阻塞赋值和非阻塞赋值的区别
摘要： 1) 时序电路建模时，用非阻塞赋值。2) 锁存器电路建模时，用非阻塞赋值。3) 用always块建立组合逻辑模型时，用阻塞赋值。4) 在同一个always块中建立时序和组合逻辑电路时，用非阻塞赋值。5) 在同一个always块中不要既用非阻塞赋值又用阻塞赋值。6) 不要在一个以上的always块中为... 阅读全文
posted @ 2015-10-22 17:54 agllero 阅读(990) 评论(0) 推荐(0) 编辑