摘要：
Error (10200): Verilog HDL Conditional Statement error at Clk_pwm_div.v(14): cannot match operand(s) in the condition to the corresponding edges in th... 阅读全文
摘要：
输入代码，选择Processing > start > Analysis & ElaborationTools > Netlist viewer > RTL viewer 阅读全文
摘要：
http://blog.csdn.net/a14730497/article/details/17886127Y：明亮度（Luminance或Luma），也就是灰阶值。“亮度”是透过RGB输入信号来建立的，方法是将RGB信号的特定部分叠加到一起。Cb：反映的是RGB输入信号蓝色部分与RGB信号亮度值... 阅读全文
摘要：
http://blog.csdn.net/a14730497/article/details/17887159YCbCr2RGBmoduleYCbCr2RGB (2input iCLK,3input iRESET,4input iDVAL,5input [7:0] iY,6input [7:0] i... 阅读全文
摘要：
http://blog.163.com/taofenfang_05/blog/static/64214093201181692057682/任务和函数只能实现组合逻辑，而对时序逻辑无能为力。1 任务 任务就是一段封装在“task-endtask”之间的程序。任务是通过调用来执行的，而且只有在调用时才... 阅读全文