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07 2019 档案

Vivado与Modelsim联合仿真
摘要:[转载]: 1:https://blog.csdn.net/weixin_37603007/article/details/82823965 2:https://blog.csdn.net/Pieces_thinking/article/details/83587695 3:https://blog 阅读全文

posted @ 2019-07-30 09:54 阿长长 阅读(245) 评论(0) 推荐(0) 编辑

Verilog从文件读数据
摘要:reg start;reg [17:0] counter;always @(posedge i_clk)//置rst、startbegin //产生读数据地址 if(counter==171519||start==1) begin counter <=0; end else begin counte 阅读全文

posted @ 2019-07-29 11:10 阿长长 阅读(1274) 评论(0) 推荐(0) 编辑

差分时钟仿真测试模块
摘要://产生100MHz差分时钟: //写法一: module sim_top;reg clk;initial clk <= 1'b0;always #5 clk=~clk; system system( .clk_in1_p(clk), .clk_in1_n(~clk) ); endmodule // 阅读全文

posted @ 2019-07-28 18:06 阿长长 阅读(1102) 评论(0) 推荐(0) 编辑

复位模块
摘要:module rst_generator #(parameter DELAY=24'd0 )( input clk, output reg rst); reg [23:0] rst_counter;reg [2:0] rst_state;localparam RST_IDLE = 3'b001, R 阅读全文

posted @ 2019-07-28 17:29 阿长长 阅读(289) 评论(0) 推荐(0) 编辑

时钟分频模块
摘要:module clk_valid_generator#(parameter N = 16'd2)( input clk_in, input locked, output reg clk_valid);reg [15:0] counter;always @ (posedge clk_in)begin 阅读全文

posted @ 2019-07-28 17:22 阿长长 阅读(350) 评论(0) 推荐(0) 编辑

Vivado添加coe文件
摘要:直接将.txt文件的后缀改为.coe,并在文件的开头添加如下两行代码即可: memory_initialization_radix=10; memory_initialization_vector= 阅读全文

posted @ 2019-07-25 22:00 阿长长 阅读(2865) 评论(0) 推荐(0) 编辑

Verilog求余
摘要:在实现三角函数时,考虑到函数的周期性,综量(自变量)需对周期做求余运算。 假设函数周期为T = 2^N,那么求余运算就是直接取该数的低N位,即: 以M位正数为例(符号位为0),reg [M-1:0] data; mod_data = {0,data[N-1:0]}; [引用]: 1,http://x 阅读全文

posted @ 2019-07-25 11:49 阿长长 阅读(2460) 评论(0) 推荐(0) 编辑

Verilog状态机使用技巧
摘要:“没有什么难处是通过增加一个状态机不能够解决的,如果不行,那就俩。。” 在实现某种功能时,若感觉该功能的各种可能状态间的切换太绕了,此时,增加一个状态机往往能使思路变得清晰,功能的实现也就简单明了了。 造成此种现象的原因是由于原本要实现的功能包含了各个相互联系的小功能,这些功能又是具有相关性的,若要 阅读全文

posted @ 2019-07-24 12:09 阿长长 阅读(302) 评论(0) 推荐(0) 编辑

数据取反操作
摘要://BPSK软信息输出其相反数(正数取反加1,负数减1取反)assign symbol_bpsk=(symbol_sum[7] == 'd0 ? ~symbol_sum[7:0] + 1: ~(symbol_sum[7:0] - 1)); 阅读全文

posted @ 2019-07-23 22:39 阿长长 阅读(767) 评论(0) 推荐(0) 编辑

丢帧检测模块
摘要://丢帧检测模块 reg [23:0] Exact_completed_flag_counter,symbol_bpsk_valid_counter,out_valid_counter; reg symbol_bpsk_valid_d1,out_valid_d1; always @(posedge 阅读全文

posted @ 2019-07-23 22:35 阿长长 阅读(362) 评论(0) 推荐(0) 编辑

三段式状态机写法
摘要:1. Verilog三段式状态机描述 2. 三段式状态机的思维陷阱 3. 三段式状态机设计 4. verilog三段式状态机的技巧 阅读全文

posted @ 2019-07-23 21:41 阿长长 阅读(362) 评论(0) 推荐(0) 编辑

Verilog写入变量值到文件语句
摘要:integer signed fid_out1,fid_out2; initial begin fid_out1 = fopen("dataout_i.txt","w"); fid_out2 = fopen("dataout_q.txt","w"); end always @(posedge c 阅读全文

posted @ 2019-07-20 12:10 阿长长 阅读(500) 评论(0) 推荐(0) 编辑

差分编码调制实现过程
摘要:[转载]:https://blog.csdn.net/weixin_41113735/article/details/81451242 阅读全文

posted @ 2019-07-17 15:43 阿长长 阅读(567) 评论(0) 推荐(0) 编辑

Xilinx FFT IP核接口说明
摘要:[转载]:https://www.cnblogs.com/limanjihe/p/9999526.html 阅读全文

posted @ 2019-07-16 22:21 阿长长 阅读(560) 评论(0) 推荐(0) 编辑

Xilinx FFT IP核缩放因子说明
摘要:以1024点FFT为例, reg [9:0] scale_sch = 10'b11_10_01_01_01; 流水线结构中,将每个基 2 的蝶形处理单元视为一个阶段。 每个阶段进行一次数据的缩减,缩减的比例以此输入中对应阶段的两比特表示。 每阶段的两比特数可以是 3,2,1 或 0 ,它们表示了数据 阅读全文

posted @ 2019-07-16 22:13 阿长长 阅读(2371) 评论(0) 推荐(0) 编辑

Xilinx的IP核接口命名说明
摘要:s_axis中的s表示:slave(从); m_axis中的m表示:master(主). axis表示AXI(一种总线协议) Signal。 阅读全文

posted @ 2019-07-16 17:07 阿长长 阅读(340) 评论(0) 推荐(0) 编辑

[转载]深入理解FT,DTFT,DFT 之间的关系
摘要:https://blog.csdn.net/weixin_40679412/article/details/80426463 阅读全文

posted @ 2019-07-03 11:00 阿长长 阅读(939) 评论(0) 推荐(0) 编辑

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