Verilog数值大小比较

Verilog在进行数值比较时,一旦有负数存在,就一定要注意定义为signed型变量。

补充:在进行减法运算时,也要注意定义为signed型变量。

posted on 2020-04-30 17:27  阿长长  阅读(6576)  评论(0编辑  收藏  举报

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