Verilog实现Matlab的fliplr函数

1 genvar i;
2 generate
3    for ( i=0; i<24; i=i+1)
4    begin: fliplr
5       assign reg_head_24bit[i] = reg_head_ckwn[23-i];
6    end
7 endgenerate

posted on 2020-04-30 15:59  阿长长  阅读(340)  评论(0编辑  收藏  举报

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