Xilinx FPGA时钟IP核注意事项

问题：Xilinx FPGA时钟IP核的最低频率为4.687MHz，那要如何实现一个256KHz的时钟呢？

方法：可实例化一个4.96MHz的时钟，然后16倍分频即可。

注意：4.96MHz采用16倍分频，与40.96MHz采用160倍分频，效果上虽然一样，但是，其他各类IP核的时延却不一样，需要注意计数器大小的改变。