随笔分类 -  Xilinx

锁存器LDCE和LDPE的G端口gate如何使用
摘要:锁存器LDCE和LDPE的G端口gate如何使用 阅读全文

posted @ 2023-11-10 17:05 阿长长 阅读(74) 评论(0) 推荐(0) 编辑

set_false_path
摘要:1,异步时钟约束 2,静态时序分析—伪路径(set_false_path) 3,VIVADO时序约束之时序例外(set_false_path) 4,set_false_path 5,False Paths (set_false_path) 6,set_false_path和set_clock_gro 阅读全文

posted @ 2023-11-10 10:46 阿长长 阅读(601) 评论(0) 推荐(0) 编辑

set_input_delay
摘要:1,set_input_delay如何使用? 2,浅谈时序:set_input_delay 3,set_input_delay/set_output_delay 4,VIVADO时序约束之Input Delay(set_input_delay) 5,关于set_input_delay和set_out 阅读全文

posted @ 2023-11-09 14:49 阿长长 阅读(432) 评论(0) 推荐(0) 编辑

vivado时钟约束
摘要:1,vivado 时序约束 2,Vivado【已解决】[Synth 8-462] no clock signal specified in event control 3,Vivado中用于时钟操作的几个Tcl命令 4,FPGA主时钟约束详解Vivado添加时序约束方法 阅读全文

posted @ 2023-10-16 14:32 阿长长 阅读(165) 评论(0) 推荐(0) 编辑

FDCE/FDPE/FDRE/FDSE触发器简介
摘要:FDCE/FDPE/FDRE/FDSE触发器简介 阅读全文

posted @ 2023-09-13 09:23 阿长长 阅读(286) 评论(0) 推荐(0) 编辑

vivado学习
摘要:vivado学习 阅读全文

posted @ 2023-09-02 17:05 阿长长 阅读(6) 评论(0) 推荐(0) 编辑

Vivado中常用的5个Tcl命令
摘要:Vivado中常用的5个Tcl命令 阅读全文

posted @ 2023-09-01 13:52 阿长长 阅读(148) 评论(0) 推荐(0) 编辑

ram_style
摘要:1,Vivado综合属性系列之三 RAM_STYLE 2,ram_style的使用 3,Vivado综合参数设置 4,Vivado使用技巧(24):HDL/XDC中设置综合属性 阅读全文

posted @ 2023-08-31 15:46 阿长长 阅读(85) 评论(0) 推荐(0) 编辑

Vivado BRAM Byte Write Enable
摘要:1,Byte Write Enable 怎么用 2,vivado bram 中的 width 与 depth 设置注意事项 3,Vivado使用心得(四)IP核BRAM的实用功能 阅读全文

posted @ 2023-04-12 11:58 阿长长 阅读(268) 评论(0) 推荐(0) 编辑

FPGA主时钟约束
摘要:进入IP Core的时钟,都不需要再手动添加约束么 阅读全文

posted @ 2021-12-02 16:39 阿长长 阅读(64) 评论(0) 推荐(0) 编辑

Verilog中assign的使用
摘要:1,Verilog中assign的使用 2,怎样理解Verilog中的assign 3,Verilog指令_assign用法 阅读全文

posted @ 2021-11-04 15:50 阿长长 阅读(774) 评论(0) 推荐(0) 编辑

时钟抖动(jitter)和时钟歪斜(skew)
摘要:抖动/歪斜是什么意思 阅读全文

posted @ 2021-11-04 11:45 阿长长 阅读(145) 评论(0) 推荐(0) 编辑

FPGA多时钟概念
摘要:1,同相位、同源、同时钟域概念 2,同步时钟与异步时钟概念 阅读全文

posted @ 2021-10-27 17:12 阿长长 阅读(79) 评论(0) 推荐(0) 编辑

D触发器分类
摘要:D触发器都有哪几种类型?对应什么样的代码? 阅读全文

posted @ 2021-10-13 15:48 阿长长 阅读(108) 评论(0) 推荐(0) 编辑

FPGA设计如何进行面积优化
摘要:1,FPGA设计如何进行面积优化 2,数字芯片设计中的面积优化方法 阅读全文

posted @ 2021-06-09 22:38 阿长长 阅读(173) 评论(0) 推荐(0) 编辑

FIR滤波器资源占用率
摘要:由于一个测试用例中除了FIR以外,还包含其他测试资源,因此要得到某一资源占用率,需采用aX+b=N的形式求解方程组。其中a为FIR个数,X为FIR资源类型,b为测试部分所占该类资源个数,N为该资源类型占用总个数。 DSP资源:(045共900个) 1,DSP*1+b=22 2,DSP*10+b=12 阅读全文

posted @ 2021-05-08 10:46 阿长长 阅读(778) 评论(0) 推荐(0) 编辑

Verilog仿真波形配置与数据文件
摘要:以下从Modelsim、Vivado、FPGA三个方面介绍如何“再现”仿真波形(关于TCL命令中的文件路径用斜杠/): 再现仿真波形主要用到仿真数据文件,Modelsim中数据格式为wlf,Vivado中数据格式为wdb; 若还想重现仿真数据格式,则还需仿真配置文件,Modelsim中数据格式为do 阅读全文

posted @ 2020-12-28 18:00 阿长长 阅读(1498) 评论(0) 推荐(0) 编辑

Vivado多线程编译加速
摘要:在Tcl Console中输入如下命令: set_param general.maxThreads 8 检查是否设置成功: get_param general.maxThreads “跑分”试验如下: 主机配置: 工程一: Vivado版本:2018.3 FPGA型号:xc7z100ffg900-2 阅读全文

posted @ 2020-12-27 18:14 阿长长 阅读(2565) 评论(0) 推荐(0) 编辑

Vivado中Block相关IP核注意事项
摘要:输入输出最好都打两拍,高钟下尤其如此: 阅读全文

posted @ 2020-07-07 17:59 阿长长 阅读(370) 评论(0) 推荐(0) 编辑

FPGA中BUFG的使用
摘要:1,xilinx FPGA全局时钟资源的使用 2,几种FPGA时钟BUF资源的区别 3,[求助] Xilinx KU040 FPGA的mmcm使用问题 4,Sub-optimal placement for a global clock-capable IO pin and MMCM 5,在Viva 阅读全文

posted @ 2020-06-18 22:50 阿长长 阅读(3835) 评论(0) 推荐(0) 编辑

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