摘要： 周报 Verilog HDL 概述 Verilog HDL是一种用于数字逻辑电路设计的语言 ——用Verilog HDL描述的电路设计就是该电路的Verilog HDL模型 ——Verilog HDL既是一种行为描述的语言也是一种结构描述的语言 分级 系统级(system) 用高级语言结构实现设计模 阅读全文