一蓑烟雨任平生

摘要： 一、Verilog的数字秒表 代码 module biao_v(clk,reset,pause,msh,msl,sh,sl,minh,minl); //其中msh为百分秒的十位,msl为百分秒的个位,sh为秒的十位,sl为秒的个位,minh为分的十位,minl为分的个位 input clk,rese 阅读全文

摘要： 1.什么是HLS 1.1.简介 将C或者c++语言编译为FPGA能够读懂和运行的RTL级别的语言. 1.2.作用 加快FPGA的设计进程，而不用从底层的FPGA语言编起。 1.3.阶段 1.scheduling：确定每个时钟周期中执行哪些步骤 2.Binding：确定哪些硬件资源会被用到 3.控制逻 阅读全文

摘要： 一、门电路 1.与门 代码 module top_module( input a, input b, output out ); assign out=a&b; endmodule 仿真结果 2.非门 代码 module top_module( input in, output out ); ass 阅读全文

摘要： FPGA设计入门 基于Quartus-II软件完成一个1位全加器的设计，分别采用：1）原理图输入 以及 2）Verilog编程 这两种设计方法。软件基于quartusII 13.0版本，开发板基于Intel DE2-115。 一、输入原理图实现1位加法器 创建工程过程 启动 Quartus II 软 阅读全文

摘要： 数字电路基础与Quartus-II 一、Quartus-II安装 安装教程参考https://blog.csdn.net/qq_43279579/article/details/115158140 二、在 Quartus-II 中自己用门电路设计一个D触发器，并进行仿真，时序波形验证 1.创建工程 阅读全文

摘要： Ubuntu18.04安装ROS--实现小海龟仿真 一、ros介绍 ROS (Robot Operating System, 机器人操作系统) 提供一系列程序库和工具以帮助软件开发者创建机器人应用软件。它提供了硬件抽象、设备驱动、库函数、可视化、消息传递和软件包管理等诸多功能。 二、ros软件安装 阅读全文

摘要： 问题：在本地虚拟机布置的centos用来学习发现在windows下的sqlyog连接不上出现错误2003无法连接 解决方法：开放防火墙端口3306 启动firewall systemctl start firewall 查看firewall启动情况 systemctl status firewall 阅读全文

摘要： 一、准备工作 本次任务所用到的有idea2017、Mysql5.8、SQLyog、jdk11.09 技术栈：javase、sql语法、jsp、servlet、jdbc、tomcat8.5 二、步骤 1.准备好数据库建立好相应的库 sql表：（在数据库可视化软件SQLyog中直接新增查询即可） -- 阅读全文

摘要： 用STM32F103的DAC功能完成以下波形输出，用示波器观察波形，并用蜂鸣器或手机耳机收听输出声音效果、感受歌曲的音质差异。 1）输出一个周期2khz的正弦波（循环）。此波形驱动作用至蜂鸣器或喇叭，会呈现一个“滴...”的单音； 2）将一段数字音频歌曲数据转换为模拟音频波形输出（循环）。 提示：首 阅读全文

摘要： 一、什么是PWM（工作原理） PWM(脉冲宽度调制)控制技术：通过对一系列脉冲的宽度进行调制，来等效地获得所需要波形（含形状和幅值）。PWM 控制的基本原理：冲量相等而开头不同的窄脉冲加在具有惯性的环节上时，其效果基本相同。其中冲量指窄脉冲的面积；效果相同指环节输出响应波形基本相同。 二、定时器实现 阅读全文