摘要：
一、Verilog的数字秒表 代码 module biao_v(clk,reset,pause,msh,msl,sh,sl,minh,minl); //其中msh为百分秒的十位,msl为百分秒的个位,sh为秒的十位,sl为秒的个位,minh为分的十位,minl为分的个位 input clk,rese 阅读全文
摘要：
1.什么是HLS 1.1.简介 将C或者c++语言编译为FPGA能够读懂和运行的RTL级别的语言. 1.2.作用 加快FPGA的设计进程，而不用从底层的FPGA语言编起。 1.3.阶段 1.scheduling：确定每个时钟周期中执行哪些步骤 2.Binding：确定哪些硬件资源会被用到 3.控制逻 阅读全文