Verilog之event的用法
摘要：
编写verilog的testbench时，可使用event变量触发事件。event变量声明为：event var;event触发为：->var;捕获触发为：@(var);在modelsim中可运行的实例码如下：10个时间单位后reset_trigger事件被触发，捕获后将reset设置一个时钟周期再触发reset_done_trigger。之后再分别设置10个周期的随机信号给enable和reset。 1 `timescale 1ns/100ps 2 module event_test; 3 event reset_trigger; 4 event reset_done_trigger; 阅读全文
posted @ 2013-12-26 20:09 ZcsTech 阅读(10885) 评论(0) 推荐(0) 编辑
