摘要: APB总线信号: APB总线状态机与读写Timing IDIE是初始化态; SETUP是从机被PSELx选中以后进入的状态,只维持一个cycle,下一个周期的上升沿到ENABLE态; ENABLE要使PENABLE HIGH,同时如果没有继续transfer那么从ENABLE跳到IDIE,如果有继续 阅读全文
posted @ 2022-06-15 15:29 叻亚 阅读(1700) 评论(0) 推荐(0) 编辑
摘要: 图示一个3主机,4从机的AHB interconnection 示意图 通过多路复用器multiplexor连接多个主机或从机,所有的从机的RDATA通过MUX连接到每个主机,所有主机的WDATA通过MUX连接到每个从机。同时读操作的MUX由Decoder控制合适的所选从机进行数据和相应传输(rda 阅读全文
posted @ 2022-06-15 15:29 叻亚 阅读(1192) 评论(0) 推荐(0) 编辑
摘要: 我个人使用的是vivado2017.4,这种问题遇到过4 5次了。我认为执行run simulation后卡在Executing analysis and compilation step的原因,主要是vivado与modelsim仿真编译由于先前的内部错误,导致现在无法正常发起Modelsim(很 阅读全文
posted @ 2021-04-04 11:37 叻亚 阅读(2398) 评论(0) 推荐(0) 编辑
摘要: http://tinyvga.com/vga-timing 这个网址上有 百度啥也搜不到,太(la)烦(ji)了 管理维护,视频显示协议的是VESA,可以去官网了解更多信息。但它的standard非会员单位好像并不能下载。 还可以用Ubuntu的shell命令来查看 使用cvt命令生成一个新的mod 阅读全文
posted @ 2020-11-30 19:49 叻亚 阅读(11800) 评论(0) 推荐(0) 编辑
摘要: Vivado进行逻辑设计,经常需要自定义一些模块module,如果模块经常用到把它封装为ip核是更好的选择。另外vivado将带有ip核的HDL module加入到Block design中十分麻烦,我参考一些方法进行最后仿真却报错不通过了。所以仔细设计module后把其封装成ip,再导入Block 阅读全文
posted @ 2020-04-21 22:31 叻亚 阅读(5494) 评论(0) 推荐(0) 编辑
摘要: 使用modelsim进行仿真时,涉及到定点小数运算的话,如果把信号设置为小数显示更加直观一些。实际上modelsim是支持显示小数的。 我使用modelsim10.6d 版本 上图中选择radix,然后user global setting,再选最上面Global Signal Radix,弹出下面 阅读全文
posted @ 2020-04-21 21:59 叻亚 阅读(3996) 评论(3) 推荐(0) 编辑
摘要: 整个内容搬运来自:https://www.allaboutcircuits.com/technical-articles/multiplication-examples-using-the-fixed-point-representation/ https://www.allaboutcircuit 阅读全文
posted @ 2020-04-15 23:32 叻亚 阅读(7958) 评论(0) 推荐(0) 编辑
摘要: 赛灵思官方提供了cordic(coordinate rotational digital computer) ip核实现直角坐标极坐标变化,三角函数的操作。我介绍下它进行反正切求解的使用: 新建个简单工程:bd如下 进行ip设置,选择运算位反正切后,ip端口回自动变为上图,再引出2个总线和时钟,xi 阅读全文
posted @ 2020-04-03 00:04 叻亚 阅读(4935) 评论(2) 推荐(0) 编辑
摘要: 最近在学习《精通Python爬虫框架Scrapy - 2018》首要的就是搭建好Scrapy,这个书里推荐使用虚拟环境Vagrant完成。我一开始打算在Ubuntu里搞,但是我Ubuntu自带的python3.4版本太低,提示我pip需要3.5以上,然后我删了Py3.4发现好多系统组件都没了,就重装 阅读全文
posted @ 2020-02-27 18:43 叻亚 阅读(146) 评论(0) 推荐(0) 编辑
摘要: 叻 阅读全文
posted @ 2020-02-27 18:30 叻亚 阅读(73) 评论(0) 推荐(0) 编辑