2018年9月4日
Verilog_FPGA产生分频时钟的方法
摘要： 1.使用信号取反得到时钟。2.使用线性序列机得到时钟信号取反可以同时产生上升沿与下降沿，如果还是使用posedge clk就必须使原时钟频率*2，再得到分频时钟，因为要计算的是单位时间内上升沿与下降沿的总和，例如... 阅读全文
posted @ 2018-09-04 08:51 仲夏之夜丶微风蝉鸣 阅读(683) 评论(0) 推荐(0) 编辑