摘要： 关键步骤是：设定系统环境变量HPEESOF_LIC_DIR，然后重启，再打开License Manager进行License的添加 阅读全文

摘要： 情境： FPGA里面计数器需要复位（计数值置零），与计数器状态有关的行为是状态机控制的，即状态机为CLEAR_TIMER状态时，计数器才完成清零动作。 清零有两个条件：（1）计数器值溢出（达到OVF门限）；（2）清零信号有效（1有效）。这两个条件是独立的，没有先后关系的约束。 问题是：如何写Veri 阅读全文

摘要： 在Quartus SignalTap 工具中加入信号，发现加入的信号变成红色，如图所示的data_slave[7..0]： 这样的信号是没有办法观测的，不会根据SignalTap 的Clock和Trigger进行更新，原因是Synthesis过程将它省略， 添加综合选项（Synthesis Attr 阅读全文

摘要： 最近在把Quartus Prime 15.1的工程移植到Vivado 2019.1，需要改变的地方还是很多的，先记一下差分信号在FPGA中的收发管脚定义和配置。以LVDS信号为例吧。 在7 Series FPGA & ZYNQ-7000 All Programmable SoC Library Gu 阅读全文

摘要： 1、在SignalTap II Logic Analyzer（stp）观测信号，需要将待观察寄存器、网络节点的综合器属性设为synthesis noprune和synthesis keep，防止综合器将这些信号省略、删除掉（因为这些信号可能是Fanout Free的，不驱动顶层文件输入输出）。 2、 阅读全文

摘要： Quartus里面的ROM IP核进行内容分配，需要在Wizard里面指定.mif文件。 本文有关细节和详细说明，请参照Quartus Prime 帮助文档v15.1 一个常见的mif文件如下所示： 说明：1、可以用%%完成多行注释，两个百分号之间的内容是注释内容，注意百分号与注释内容需要用空格、制 阅读全文

摘要： （1） Grey码在FPGA实际应用中是实用的码，在8421BCD码累加计数器中，如果寄存器需要发生多位（两位或者以上）的跳变，会出现中间态，这样作为组合逻辑的输入是不稳妥的。 下面看两个中间态的例子： 这是累加器的状态转换时序观察，存在中间不希望的状态。如果作为组合逻辑的输入，状态有可能跑飞。 左 阅读全文

摘要： 对常用的FIR，我们使用MATLAB的fdatool（或者filterDesigner） 设计滤波器，给定指标，生成系数。为了方便，我们将系数保存到文件，其保存格式比较简介，在此进行说明。 1、FIR II可以读取的文件，格式为系数+逗号，例如下面的5个系数的文件： 2、注意事项： （1）逗号后面不 阅读全文

摘要： 用Quartus Prime 15.1调用modelSIM进行RTL仿真，modelSIM的transcript框框总是有Failed to Open Readmem File提示。 错误原因：IP核参数设定的Megawizard界面，HEX文件（或MIF文件）路径的写法是正斜杠/，windows下 阅读全文

摘要： 在PCB布局连线结束后，执行DRC，结果Length Constraint 报错，如图： 在Design Rules中找对应的规则约束，怎么也找不见。 其实是，在差分对进行等长蛇形绕线的步骤中，约束了线的总长度(Routing Length)， 如图，在Tools中有这两个布线调整工具，可以实现差分 阅读全文