001-集成电路及Verilog概述

集成电路设计发展

以元件为基础→以单元为基础→以TL综合为基础→以IP为基础

集成电路发展的三个阶段

70年代→80年代（单片机）→90年代（四业分离）→正在进行的变革

Verilog→硬件描述语言

电路设计→→程序设计
VHDL→更加严谨

1995年1364-1995标准

比较重要，后续标准都需要兼容

2001标准→Verilog基本定型

VHDL和HDL的区别

HDL→系统级、算法级、寄存器传输级、逻辑门级、开关电路级
VHDL→其他部分很强，但不能做开关机电路

Verilog的优势

①简单语句描述很繁琐的电路
②提高设计效率

功能模块可重复利用

①软核→经过功能验证，5000门以上的可以综合的模型
②固核→FPGA，经过综合验证，5000门以上的电路网表文件
③硬核→经过综合验证，5000门以上的电路结构版图掩膜（不能动了）

Verilog设计流程

总体方案→系统建模→RTL编码→功能验证→综合→时序验证→物理综合、布局布线→物理验证→原形建立和测试→工艺实现
在工艺实现之前都要用到Verilog或者VHDL
Vreilog和VHDL用于设计和验证

Verilog的特点

设计语言和验证语言不同，需要进行区分