摘要: 1)systemverilog中的virtual 使用 我们会经常看到virtual interface、virtual task、virtual function、virtual class,什么意思呢? virtual声明的是一个模板,后续的例化和引用不会修改virtual后面的内容。 例如 v 阅读全文
posted @ 2018-09-04 17:34 闫若川FPGA 阅读(1821) 评论(0) 推荐(0) 编辑
摘要: 1)、首先看一个类的使用 在文件AA.sv里定义一个类AA class AA; int a1; endclass : AA 最简单的,定义一个类AA,里面只有一个成员i,应该无异议。 2)、package 包,是对class的分类存放(和C++比较类似) 在文件PA.sv里定义一个package,如 阅读全文
posted @ 2018-09-04 16:44 闫若川FPGA 阅读(11341) 评论(0) 推荐(0) 编辑