2018年5月29日
verilog specify
摘要： specify block用来描述从源点（source：input/inout port）到终点（destination：output/inout port）的路径延时（path delay），由specify开始，到endspecify结束，并且只能在模块内部声明，具有精确性（accuracy）和 阅读全文
posted @ 2018-05-29 13:33 Luluuu 阅读(2433) 评论(0) 推荐(0) 编辑