数电基础---锁存器，触发器与寄存器

锁存器，触发器与寄存器

在数字电路中需要具有记忆功能的逻辑单元。能够存储1位二值信号的基本单元电路统称为触发器。
触发器具有两个基本特点：
1，具有两个能自行保持的稳定状态，用来表示逻辑状态的0和1，或二进制数的0和1。(能保持)
2，在触发信号的操作下，根据不同的输入信号可以置成1或0状态。（能置位）
这里定义里面的触发信号很重要，触发器重要的在于触发

锁存器

锁存器与触发器的区别在于触发信号的有无
锁存器的置1和置0操作是由输入的置1或置0信号直接完成的，不需要触发信号的触发。

SR锁存器

用两个或非门组成的SR锁存器结构

SR锁存器也可以用两个与非门来组成

SR锁存器的真值表

这里拿与非门组成的SR锁存器来分析
当\({S_D}^{\prime}\)为0，\({R_D}^{\prime}\)为1的时候，因为与非门的作用，\(Q\)为1，\(Q^{\prime}\)为0。（置位）
当\({R_D}^{\prime}\)为0，\({S_D}^{\prime}\)为1的时候，因为与非门的作用，\(Q^{\prime}\)为1，\(Q\)为0。（复位）
当\({R_D}^{\prime}\)为1，\({S_D}^{\prime}\)也为1的时候，因为与非门的作用，\(Q\)与\(Q^{\prime}\)的值将保持不变。（对于上面的与非门来说，1与\(Q^{\prime}\)先进行与运算为\(Q^{\prime}\)，再进行非运算得到的输出为\(Q\)）（保持）
当\({R_D}^{\prime}\)为0，\({S_D}^{\prime}\)也为0的时候，因为与非门的作用，\(Q\)为1，\(Q^{\prime}\)也为1。如果下一时刻\({S_D}^{\prime}\)为0，\({R_D}^{\prime}\)为1的时候，\(Q\)为1，\(Q^{\prime}\)为0，就又回到了置位的状态，这种情况下好像没什么事情，只不过中间出现\(Q\)与\(Q^{\prime}\)全为1的情况，每个状态我们都是可以确定的。但如果\({R_D}^{\prime}\)为0，\({S_D}^{\prime}\)也为0，下一时刻\({R_D}^{\prime}\)为1，\({S_D}^{\prime}\)也为1，因为两个门期间的输出延时不同，会造成输出结果的不确定性，比如两个器件的输出延时相同，则会导致输出都为0，之后输出都为1，之后反复震荡😂......如果上面的与非门输出比较快，则\(Q\)为0，下面的门电路再输出为\(1\),如果下面的比较快也同理，这就会出现，如果输入全为0，再全为1，会导致输出结果的不确定性，在使用这种锁存器时，要注意不能出现这种情况，应该避免出现这种情况，即要遵守\(S_DR_D=0\)的条件。

触发器

逻辑功能和触发方式是触发器最重要的两个属性。

触发器的逻辑功能与电路结构之间不存在固定的对应关系，不同的电路结构可以实现相同的逻辑功能，触发器的电路结构与触发器的触发方式有着固定的关系，也可以说触发器的电路结构决定着触发器的触发方式。

按照逻辑功能的不同，可以将时钟控制的触发器分为SR触发器，D触发器，JK触发器，T触发器。

SR触发器

凡是在时钟信号作用下逻辑功能符合以下真值表的，无论触发方式如何，均称为SR触发器。

SR触发器包括两个输入（不包括时钟），为\(S\)（置位端），\(R\)（复位端），\(Q\)为输出当前的状态，\(Q^{* }\) 为\(Q\)的新的状态。
假设高电平有效，从真值表上可以看到，无论\(Q\)的值为0或者1，只要置位端\(S\)为1，复位端\(R\)为0，即置位有效，则下一状态的输出\(Q^{* }\)为1。
无论\(Q\)的值为0或者1，只要置位端\(S\)为0，复位端\(R\)为1，即复位有效，则下一状态的输出\(Q^{* }\)为0。
如果置位端\(S\)为0，复位端\(R\)为0，则进入保持状态，下一状态的\(Q^{* }\)与当前时刻的\(Q\)保持一致。
如果置位端\(S\)为1，复位端\(R\)为1，相当于既置位又复位，那么当下一时刻置位端\(S\)为0，复位端\(R\)为0时，输出将会不确定（因为器件延时的问题）。所以要求输出S与R之间只能有一个1，所以要求\(SR=0\)。
根据真值表可以写出SR触发器的逻辑函数式即SR触发器的特征方程

\[\left\{ \begin{aligned} Q^{* } = S+R^{\prime}Q \\ SR=0(约束) \end{aligned} \right. \]

状态转移图：

D触发器

凡是在时钟信号作用下逻辑功能符合以下真值表的，无论触发方式如何，均称为D触发器。

从真值表中可以看出，D触发器具有一个输入\(D\)，当时钟信号触发时，当输入\(D\)为1时，输出的新状态\(Q^{* }\)为1，当输入\(D\)为0时，输出的新状态\(Q^{* }\)为0。
D触发器的特征方程为

\[Q^{* } =D \]

即输出的新状态为输入的\(D\)。
D触发器状态转移图：

T触发器

凡是在时钟信号作用下逻辑功能符合以下真值表的，无论触发方式如何，均称为T触发器。

当控制信号\(T=1\)时每来一个时钟信号它的状态就翻转一次，而当\(T=0\)时，时钟信号到达后它的状态保持不变。
T触发器的特征方程为

\[Q^{* } = TQ^{\prime}+T^{\prime}Q \]

T触发器状态转移图：

JK触发器

凡是在时钟信号作用下逻辑功能符合以下真值表的，无论触发方式如何，均称为JK触发器。

从真值表中可以看出，JK触发器有两个输入，可以把\(J\)看成置位端，\(K\)看成复位端。
当\(J=1\)，\(K=0\)时，当时钟信号来临时，下一状态的输出\(Q^{* }\)为1.(置位，置1)
当\(J=0\)，\(K=1\)时，当时钟信号来临时，下一状态的输出\(Q^{* }\)为0.（复位，置0）
当\(J=0\)，\(K=0\)时，当时钟信号来临时，下一状态的输出\(Q^{* }\)不变还为\(Q\)，（保持）
当\(J=1\)，\(K=1\)时，当时钟信号来临时，下一状态的输出\(Q^{* }\)发生反转，为\(Q\)的非。（翻转）
JK触发器的特征方程

\[Q^{* } =JQ^{\prime}+K^{\prime}Q \]

JK触发器状态转移图：

将几种触发器做对比可以看出，JK触发器的逻辑功能最强，它包含了SR触发器和T触发器的所有逻辑功能。所以在需要使用SR触发器和T触发器的场合完全可以用JK触发器来取代。

触发器的电路结构

触发器的触发方式与触发器的电路结构有关。
触发器的触发方式有电平触发，脉冲触发和边沿触发。

凡是采用同步SR结构的触发器，无论其逻辑功能如何，一定是电平触发方式
凡是采用主从SR结构的触发器，无论其逻辑功能如何，一定是脉冲触发方式
凡是采用两个电平触发D触发器结构，维持阻塞结构或者利用门电路传输延迟时间结构组成的触发器，无论其逻辑功能如何，一定是边沿触发方式。

电平触发

当触发信号CLK变为高电平时（有效），输入信号输入“触发”电路发生变化，使输出状态改变，这种控制方式称为电平触发方式。
电平触发方式的动作特点：
1，只有当CLK变为有效电平时，触发器才能接受输入信号，并按照输入信号将触发器的输出置成相应的状态。
2，在CLk=1的全部时间里，输入状态的变化都可能引起输出状态的改变，在CLK回到0以后，触发器保存的是CLK回到0以前的瞬间的状态。
举个例子：电平触发SR触发器

电平触发SR触发器可以分成两部分，左边\(G_3\)和\(G_4\)组成了输入控制电路，右边\(G_1\)和\(G_2\)组成一个SR锁存器。
当触发信号CLK为0时，无论S和R的输入是什么，门\(G_3\)和\(G_4\)的输出都为1，右侧锁存器呈保持状态，输出仍保持为\(Q\)和\(Q^{\prime}\)
当触发信号CLK为1时，S与R的输入决定着门\(G_3\)和\(G_4\)的输出，从而决定着后面SR锁存器的工作状态。

注意因为在触发信号CLK=1的时候，输入的S和R直接对后面的锁存器产生影响，所以对于输入仍然要遵守\(SR=0\)的约束。

电平触发D触发器如图：

脉冲触发(主从结构)

为了提高触发器工作的可靠性，希望在每个CLk周期里输出端的状态只能改变一次，所以设计出了脉冲触发的触发器。

如图为主从SR触发器，也叫脉冲触发SR触发器，它可以分为主触发器和从触发器两个部分，主触发器和从触发器都是电平触发SR触发器。可以简化成这样

FF1是主触发器，FF2是从触发器，他们都是电平触发SR触发器。
当触发器信号CLk为1时，门\(G_7\)和\(G_8\)被打开，也就是触发器FF1可以正常工作，触发器FF1的输出可以按照电平触发器的思路来分析，当触发信号CLK为0时，门\(G_3\)和\(G_4\)被打开，门\(G_7\)和\(G_8\)被封锁，这是输出的变化不会引起主触发器输出状态的改变，从触发器按照触发信号CLK为0时瞬间主触发器输出状态来改变从触发器的输出状态，也就是说主从SR触发器只在时钟的下降沿改变状态。从而克服了电平触发器在CLK=1时输出状态存在多次翻转的问题（因为主从触发器输出状态只翻转一次，在时钟的下降沿（中间的输出状态可能翻转很多次，但最终的输出只翻转一次））。
注意：主从触发器的主触发器本身还是电平触发SR触发器，所以在CLK=1期间，主触发器的输出还是会随输入S和R的变化而多次改变，所以输入信号仍需遵守SR=0的约束。

主从JK触发器结构

因为主从JK触发器的最终输出\(Q\)和\(Q^{\prime}\)反馈到了主触发器的输入，从而约束了主触发器的输入，所以主从JK触发器的主触发器在\(CLK=1\)期间只可能翻转一次。

脉冲触发方式的动作特点:
1,触发器的翻转分两步动作，第一步在CLK=1期间，主触发器接收输入端的信号，被置成相应的状态，而从触发器不动，第二步，CLK下降沿到来时从触发器按照主触发器的状态翻转，所以输出端状态的变化发生在时钟信号CLK的下降沿。
2，因为主触发器本身是一个电平触发SR触发器，所以在CLK=1的全部时间里输入信号都将对主触发器起控制作用。
所以，在CLk=1期间输入信号发生过变化以后，CLk下降沿到达时从触发器的状态不一定能按此刻输入信号的状态来确定，而必须考虑整个CLK=1期间里输入信号的变化过程才能确定触发器的状态。

边沿触发

为了提高触发器的可靠性，增强抗干扰能力，希望触发器的次态仅仅取决于CLk信号的下降沿（或上升沿）到达时输入信号的状态，而在此之前和之后的输入状态的变化对触发器的次态没有影响，所以提出了边沿触发的触发器。
目前用于数字集成电路中的边沿触发器电路有两个电平触发D触发器构成的边沿触发器，维持阻塞触发器，利用门电路传输延迟时间的边沿触发器等结构。
用两个电平触发D触发器构成的边沿触发器结构如图：

边沿触发器的动作特点：
触发器的次态仅取决于时钟信号的上升沿或者下降沿到达时输入的逻辑状态，而在这之前或之后输入信号的变化对触发器的状态没有影响。

注意：脉冲触发与边沿触发都是在电平边沿处发生变化，但对于脉冲触发触发器来说，必须考虑全部CLK=1期间主触发器状态的变化情况才能确定最后输出的状态变化，而边沿触发器只需要考察CLK边沿变化时输入端信号的状态就可以确定输出信号的状态。这是两种触发方式的区别。

寄存器

多个触发器组合在一起，我们称之为寄存器。