摘要： 做IC一般都是使用linux系统进行编写代码，综合仿真等操作。因此没有图像化界面只跑脚本是提高效率的一种方式，笔者以前一直使用图像化界面的方式对Vivado工程进行编译综合，后来学会了windows下也可以使用脚本直接无工程生成bit文件，时序报告等。 步骤大致如下，rtl.list在上文有提及，这 阅读全文

摘要： 对于一些比较大的FPGA项目，包含较多的模块时，这是通过写脚本进行项目工程新建可能比vivado图形界面操作更方便。还有就是对原有项目进行拓展，记得笔者初学FPGA，都是复制了原项目，然后再更改代码，这样会导致工程很臃肿占用资源多，后来笔者就通过脚本来对工程进行备份或者移植。以下便是方法，先写好生成 阅读全文

摘要： 对于IC的从业人员来说，Verdi是使用频率很高的工具，这也是Synopsys(新思科技)的EDA工具。笔者之前都是使用vivado或者modelsim进行代码仿真，当然modelsim是使用最多的，后面接触了IC并且使用过verdi进行仿真后，觉得Verdi更好用，效率更高。当然笔者是做设计的仿真 阅读全文

摘要： 前面讲到过spyglass的操作，挺简单的不过对于规模比较大的项目来说，通过图形化界面进行spyglass检查则显得笨拙效率低下。对于小的项目或者模块而言用图形界面操作很简单。笔者最近做项目用到的.v文件比较多，如果用图形化界面一个个添加那就很浪费时间。这里就简单介绍下使用脚本运行spyglass。 阅读全文

摘要： 在编写代码为了能够方便移植或者说为了一劳永逸，往往会考虑把模块代码写得更加的通用。比如可以进行传参配置，这里主要是通过位宽传参。笔者写过不少的代码，觉得写通用模块代码需要思考挺长的时间去处理数据赋值之类的，需要总结出公式才能使代码通用，为了方便查找，这里就总结下笔者常用到的一些写法，大部分的通用代码 阅读全文

摘要： 工欲善其事,必先利其器。平时写文档需要画时序图，电路图这些都是不可避免的。笔者写文档也会经常用到一些工具，根据代码画时序图，电路图。笔者一般都是使用visio来画电路图，很多逻辑电路，状态机及系统框图用Visio画会方便。笔者用的是破解版的，当然能用正版是最好不过。网上visio的软件很多，这里不提 阅读全文

摘要： 前面已经提过了SPI协议的主从机，并用代码实现了。不过之前的版本是用系统时钟实现的，现在是直接通过SPI的时钟敏感进行边沿采样。参考了下github上一位大神的代码如下链接https://github.com/nandland/spi-slave： 1 /////////////////////// 阅读全文

摘要： 接着前面Lint检查之后需要对RTL进行CDC检查，以下是简单的步骤。 1.在完成lint检查后，也就是确保没有语法错误之后，点击Goal Setup，然后勾选主窗口下cdc_setup_check，然后点击Run Goal(s) ，当运行完成，会自动弹出Analyze Result窗口。 2.得到 阅读全文

摘要： SpyGalss是Synopsys(新思科技)推出的一款静态Signoff平台，目前业界唯一可靠的RTL Sign off解决方案，可以帮助客户在设计早期发现潜在问题，保证产品质量，极大的减少设计风险，降低设计成本。笔者在转行做IC前没用过该软件，后面是入行后老员工指导需要用该软件进行跨时钟域检查， 阅读全文

摘要： 记得很早之前做过一个项目，有个需求是要写一个IP核生成特殊的一段PWM波形，当时看着波形挺简单的，就是递减的方波，实现起来非常简单，信号从2.0ms的脉宽按步进0.1ms减到1.0ms。这个实现起来确实很容易，不过后面笔者想到，做项目不能只顾眼前，后期可能需求会变更，可能需要产生的一段PWM更加的没 阅读全文