一段PWM输出的FPGA实现

　　记得很早之前做过一个项目，有个需求是要写一个IP核生成特殊的一段PWM波形，当时看着波形挺简单的，就是递减的方波，实现起来非常简单，信号从2.0ms的脉宽按步进0.1ms减到1.0ms。这个实现起来确实很容易，不过后面笔者想到，做项目不能只顾眼前，后期可能需求会变更，可能需要产生的一段PWM更加的没规律，所以笔者就为了让代码更加通用，就通过时间计数方式产生一段PWM，而PWM的时间段则由FIFO进行存储。

　　其实代码也是非常的简单，笔者特意在此讲这个例子的目的是希望做项目的时候能考虑后面修改，把代码写得更通用，对于后面需求更改了，也无需修改代码了。这里只列出实现PWM输出的部分，其他就是通过axi4_lite控制模块加FIFO缓存来实现，前面UART的TX发送数据类似。这里只需上位机网FIFO写好产生PWM的时间序列，然后使能输出即可。

　　核心代码pwm_gen.v如下：

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// *** file name      : pwm_gen.v
// *** version        : 1.0
// *** Description    : generate pwm
// *** Blogs          :
// *** Author         : Galois_V
// *** Date           : 2021.11.20
// *** Changes        : Initial
//**************************************************************************
`timescale 1ns/1ps
module pwm_gen
(
    input                                    i_sys_clk      ,
    input                                    i_sys_rstn     ,
    input            [31:0]                  i_pwm_cnt      ,　　//产生0或者1持续的时间长度，该值*8ns即为电平持续的时间
    input                                    i_fifo_end     ,　　//FIFO空信号，FIFO空的时候结束产生PWM
    input                                    i_generate_en  ,　　//开始产生PWM信号
    output                                   o_fifo_read_en ,　　//fifo读使能信号
    output    reg                            o_pwm
);
    reg        [31:0]    r_pwm_cnt;
    reg        [31:0]    r_clk_cnt;
    wire                 w_pwm_cnt_end;
    reg                  r_fifo_end;
    reg                  r_output_valid;
    
    always@(posedge i_sys_clk)
    begin
        if(~i_sys_rstn | r_fifo_end)
        begin
            r_output_valid <= 'd0;
        end
        else if(i_generate_en)
        begin
            r_output_valid <= 1'b1;
        end
    end
    
    always@(posedge i_sys_clk)
    begin
        if(~i_sys_rstn)
        begin
            r_fifo_end <= 'd0;
        end
        else if(w_pwm_cnt_end)
        begin
            r_fifo_end <= i_fifo_end;
        end
    end
    
    always@(posedge i_sys_clk)
    begin
        if(~i_sys_rstn)
        begin
            r_pwm_cnt <= 'd0;
        end
        else if(w_pwm_cnt_end | i_generate_en)
        begin
            r_pwm_cnt <= i_pwm_cnt;
        end
    end
    
    always@(posedge i_sys_clk)
    begin
        if(~i_sys_rstn | w_pwm_cnt_end | r_fifo_end)
        begin
            r_clk_cnt <= 'd1;
        end
        else if(r_output_valid)
        begin
            r_clk_cnt <= r_clk_cnt + 1'b1;
        end
    end
    
    assign w_pwm_cnt_end = (r_clk_cnt == r_pwm_cnt);
    assign o_fifo_read_en = w_pwm_cnt_end;
    
    
    always@(posedge i_sys_clk)
    begin
        if(~i_sys_rstn)
        begin
            o_pwm <= 1'b0;
        end
        else if(w_pwm_cnt_end)
        begin
            o_pwm <= ~o_pwm;
        end
    end
endmodule

　　时间序列：由于系统时钟是125MHz,这里最小单位为8ns，每个时间序列表示该电平持续的时间为t*8ns。结束之后发生电平反转，继续下一个时间计数。IP核默认0电平输出，列表中的第一个数据是统计0电平的时间后翻转成高电平。第二个数据是高电平持续时间，依次类推。

　　这里就不进行仿真了，代码过于简单。