【FPGA】 007 --Verilog中 case，casez，casex的区别
摘要：
贴一个链接：http://www.cnblogs.com/poiu-elab/archive/2012/11/02/2751323.html Verilog中 case，casez，casex的区别 在case语句中，敏感表达式与各项值之间的比较，是一种全等比较。每一位都必须相同才认为匹配。 cas 阅读全文
posted @ 2016-11-10 21:16 WHaoL 阅读(1152) 评论(0) 推荐(0) 编辑
