03 2024 档案
摘要：参考： UDP理解及UDP的MATLAB实现 Matlab UDP-CSDN博客 https://blog.csdn.net/Iloadingl/article/details/119739830 【MATLAB】使用matlab进行UDP通信，图像数据传输等（源码分享，有注释）_matlab 实现
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摘要：版本更新： Matlab代码经历过更新，其中Buffer这类属性都不再被支持使用。 Which is the Buffer Size of a TCP/IP socket (tcpclient)? - MATLAB Answers - MATLAB Central (mathworks.cn) 作为
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摘要：参考： 【科普向】谁都能看懂的CRC（循环冗余校验）原理_crc循环冗余校验原理-CSDN博客 CRC校验原理和推导过程及Verilog实现（一文讲透）_crc verilog-CSDN博客 介绍两个CRC源码生成工具，可生成Verilog和VHDL - nios II 爱好者 - 博客园 (cnb
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摘要：参考： 手写MIPI（一）：MIPI-CSI-2 RAW10笔记_mipi csi-CSDN博客 图像处理项目记录 - NoNounknow - 博客园 (cnblogs.com) 【通俗易懂的通信】信道编码之——汉明码_汉明编码-CSDN博客 MIPI包的结构： MIPI数据包的包头使用ECC来校
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摘要：参考： UDP协议报文结构_udp报文结构-CSDN博客 千兆以太网（3）：接收——包校验和数据筛选 - 咸鱼IC - 博客园 (cnblogs.com) 计算机网络·啥玩意是源MAC地址，目标MAC地址，源ip地址，目标ip地址_目的mac地址和源mac地址-CSDN博客 UDP协议及verilo
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摘要：因为A7系列的资源问题，使用BUFR容易出现以下错误，请换成BUFG。 我发现我的开发板做了等长，不用Idelay也能正常采样，所以不需要做。 module rgmii_dphy ( input wire sys_rst_n , //eth input wire i_eth_rxc ,//eth r
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摘要：参考： UG472 UG953 UG768 关于赛灵思FPGA中MMCME2_ADV与PLLE2_ADV的时钟原语学习与整理 - 知乎 (zhihu.com) BUFG Primitive: Global Clock Simple Buffer 介绍： 该设计元素是一个高扇出缓冲器，它将信号连接到全
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摘要：参考： 接口mipi和lvds的区别_mipi信号与lvds的区别-CSDN博客 LVDS、FPD-Link、MIPI的区别_ufpdlink-CSDN博客 MIPI、LVDS、RGB、HDMI等接口对比_图像处理_芒果520-GitCode 开源社区 (csdn.net) （一）LVDS的基本知识
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摘要：为什么不用Serdes解串以太网而是用IDDR？ MiPi是每个端口四个周期一个字节数据； 以太网（RGMII）是四个端口一个周期八个字节数据； 所以不太适合！ SerDes和以太网接口 - dzcql - 博客园 (cnblogs.com)
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摘要：使用以太网芯片你需要关心的： 1.phy address； 2.delay； 目的：RX_CLK(at Receiver) 是在 RX_CLK(at Transmitter) 的基础上相移 90°左右而得，这样采集到的数据会更加稳定。 3.reset time； VSC8601 参考： https:
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摘要：参考： 以太网详解（一）-MAC/PHY/MII/RMII/GMII/RGMII基本介绍-CSDN博客 OSI七层模型、TCP/IP四层模型（超详细！！！！！）-CSDN博客 TCP/IP LWIP FPGA 笔记_rltcpnet和lwip-CSDN博客 正点原子； 达芬奇Pro的以太网 PHY
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摘要：参考之前笔记： Hdmi接口与XAPP460-CSDN博客 原语：串并转换器-CSDN博客 手册： XAPP460 UG472 AMD 技术信息门户 例化两次，其中一个调成slave，实现10转1； //例化OSERDESE2原语，实现并串转换,Master模式 OSERDESE2 #( .DATA
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摘要：ICAP 描述： 通过指定顺序向原语写入地址，以完成FPGA从指定存储器读取数据的目的；（此处是需要反转的） Opcode： Opcode的物理意义是对用flash的读命令代码，对应镁光的一般是0x03。 地址分为： 起始地址低位+起始地址高位 回调地址低位+回调地址高位 assign i_crop
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摘要：出自：Xilinx FPGA数字信号处理权威指南. (KEEP=“TRUE ”) (DONT_TOUCH=“TRUE ”)：防止信号在综合，以及布局布线的时候被优化掉。 (* KEEP_HIERARCHY="YES"*)。
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摘要：之后的都只有我个人能看，想看的请支持单刀大佬。 https://blog.csdn.net/wuzhikaidetb 主时钟约束 主时钟约束，就是我们对主时钟（Primary Clock）的时钟周期进行约束（告诉综合工具布局布线的标准），这个约束是我们用的最多的约束了，也是最重要的约束。 主时钟必须
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摘要：搬运自： 孤独的单刀； 大佬后面的是付费项目，所以涉及付费项目的我不会公开， 本博客纯方便自己看做笔记。 launch edge 和 latch edge 延迟以及静态时序分析相关概念_latching edge-CSDN博客 输出延时时间Tco 由 clk 触发到输出数据有效之间最大延 迟时间，对
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摘要：好的时序是设计出来的，不是约束出来的 。 搬运自： 孤独的单刀； 大佬后面的是付费项目，所以涉及付费项目的我不会公开， 本博客纯方便自己看做笔记。 时钟抖动 Clock Jitter 理想的时钟信号是完美的方波，但是实际的方波是存在一些时钟抖动的。 那么什么是时钟抖动呢？ 时钟抖动， Clock J
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摘要：$display命令的执行是安排在活动事件队列中，但排在非阻赋值赋值数据更新事件之前 $strobe命令的执行是排在非阻塞赋值数据更新事件之后。 $display适合用来显示阻塞语句的赋值 $strobe适合用来显示非阻塞语句的赋值 举例：initial begin $dumpfile("dump.
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摘要：当参数值为0时，特征信息为：不输出任何信息 当参数值为1时，特征信息为：输出当前仿真时刻和位置 当参数值为2时，特征信息为：输出当前仿真时刻、位置和在仿真过程中所用memory及CPU时间的统计。
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摘要：在进行取模运算时，结果值的符号位采用模运算式里第一个操作数的符号位。
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摘要：generate-for只针对于module、reg、net、assign、always、parameter、function、initial、task等语句或者模块，而for只针对于非例化的循环。 generate-for语句必须要注意三点: 1.使用genvar 定义变量，作为generate中
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摘要：搬运：【数字IC/FPGA】移位相加乘法器-CSDN博客 乘法器的种类繁多，常见的有并行乘法器、移位相加乘法器和查找表乘法器。 并行乘法器 并行乘法器的实现非常简单，在Verilog中只需要通过assign dout=a*b实现即可,若要进行有符号的乘法，只需在变量前加上$signed。 查找表乘法
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摘要：参考： 深入 AXI4 总线（三）传输事务结构 - 知乎 (zhihu.com) AXI协议中的4K边界问题_axi 4k边界-CSDN博客 AHB协议-HREADY信号和1KB边界 - 知乎 (zhihu.com) 4k/1k边界问题 - hematologist - 博客园 (cnblogs.c
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摘要：之前笔记： Zynq上的存储器接口与差分时钟与DDR3_zynq ddr3-CSDN博客 使用Axi Lite接口访问寄存器列表作为缓冲区_两个参数共用axi lite中一个寄存器-CSDN博客 PS与PL互联与SCU以及PG082_pl能不能用ps-gtr-CSDN博客 ZYNQ上互联的AXI主要
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摘要：前几个版本： https://github.com/NoNounknow/DMA https://www.cnblogs.com/VerweileDoch/p/18030653 第二版相较第一版：增加了仲裁和更多的参数化； 第三版相较第二版：统一输入位宽，把位宽转换模块放在外面明显更方便； 转来转去
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摘要：IP：暂时不写介绍，总之用过的应该都在里面。 串口传图SDRAM存储，VGA显示： NoNounknow/SDRAM-Control: SDRAM Control.写于2021.9 (github.com) 串口传图DDR3（AXI接口）存储，HDMI显示： NoNounknow/Uart_DDR3
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摘要：虽然大部分摄像头都不支持热拔插，但我觉得思考一下相关问题还是有意义的。 先说结论：处理断流的根本在于同步信号。 正所谓，输入端通常会有同步头、同步行之类的时间串口，通过对这个期间的信号做处理以后使用其上升沿作为标志，用来重置存储地址和FIFO是处理输入同步的有效方法。 代码： 1 //W Sync
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摘要：研究了一晚上CMD FIFO的写法，以及通过相关的咨询以后，我得到了一些结论： 1.CMD FIFO是一种面对仲裁有效的处理方法，这种写法意味把你需要的数据按照突发事件的形式隔离： 1.1.每满足一次需求向FIFO中写入一次地址和命令，这些地址和命令会在总线空闲的时候被执行； 2.不使用CMD FI
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摘要：写法一： 1.当写数据FIFO内的数值达到一次burst事件的需求的时候，进行请求； 2.请求通过仲裁器传递到写模块，启动写； 3.完成写操作以后地址增加这一整个burst的便宜了； 读操作和写操作类似，仅把FIFO的请求规则改换即可； 写法二： 1.创建命令FIFO CMD FIFO； 2.每当写
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摘要：亚稳态的概念和基本知识 亚稳态是指触发器无法在某个规定时间段内达到一个可确认的姿态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。 在这个期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联
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摘要：一些数据：1920x1080 raw10 = 480个32位数据包（col）x1080= 1920x1080 完整地址： NoNounknow/OV5640_MIPI_DDR3_HDMI: MIPI格式5640；1080P@30配置；输入无IP手写解析； (github.com) `timescal
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摘要：内容：SDRAM的操作和代码；DDR3的一些介绍（DDR3代码在其他地方） 之前的笔记： 存储器~Zynq book第九章_zynq存储数据-CSDN博客 SDRAM学习与实现串口传图_如何传输给sdram-CSDN博客 Zynq上的存储器接口与差分时钟与DDR3_zynq ddr3-CSDN博客
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