09 2022 档案
摘要：当位宽大于 1 时，wire 或 reg 即可声明为向量的形式。如下的例子 reg [3:0] counter ; //声明4bit位宽的寄存器counter wire [32-1:0] gpio_data; //声明32bit位宽的线型变量gpio_data wire [8:2] addr ; /
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摘要：always 是来自 Verilog 的主要进程类型，另一个是 initial 在模拟开始时运行一次. always_ff @(posedge clk) :代表一个触发器(ff)，该过程在时钟的每个上升沿被触发(执行).这替换了 always @(posedge clk).这是唯一应该使用非阻塞 (
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摘要：上升沿就是触发的那一瞬间，就是开关闭合的那一瞬间有效，由零变为一的那一下叫上升沿，反之由一变为零的那一瞬间叫下降沿，正常接通以后没有电平变化不起作用。下降沿是按键松开的那一瞬间才控制输出， 如果按下按键一直不松开那就一没有动作。 上升下降沿就是使用开关从0到1闭合时，或从1到0开关断开时，发出一个动
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摘要：Map: 在使用标准模板库中的map容器且遇到键值对的值为自定义struct或class类型时，考虑到特殊场景（即不能确保key自始至终唯一），若插入新元素（new 对象），在程序执行结束释放内存时会造成内存泄露（重复的key对应的value所申请的内存空间）。 因此在插入新元素前需要判断key是否
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