随笔分类 - FPGA
摘要：assign相当于连线，一般是将一个变量的值不间断地赋值给另一个变量，就像把这两个变量连在一起，所以习惯性的当做连线用，比如把一个模块的输出给另一个模块当输入。 assign的功能属于组合逻辑的范畴，应用范围可概括为以下三点： （1）持续赋值； （2）连线； （3）对wire型变量赋值，wire是线
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摘要：要实现如下的功能： AaaaaaaaBbbbbbbbCcccccccDddddddd => DdddddddCcccccccBbbbbbbbAaaaaaaa错误代码： module top_module( input [31:0] in, output [31:0] out );// // assi
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摘要：位运算符按位运算的运算符是位运算符，原来的操作数有几位，结果就有几位，若两个操作数位数不同，则位数短的操作数左端会自动补.。 按位取反：~ 按位与：& 按位或：| 按位异或：^ 按位同或：^~ 或者 缩位运算符（归约运算符） 缩位运算符是单目运算符，按位进行逻辑运算，结果是一位值。 与缩位运算符：&
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摘要：当位宽大于 1 时，wire 或 reg 即可声明为向量的形式。如下的例子 reg [3:0] counter ; //声明4bit位宽的寄存器counter wire [32-1:0] gpio_data; //声明32bit位宽的线型变量gpio_data wire [8:2] addr ; /
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摘要：always 是来自 Verilog 的主要进程类型，另一个是 initial 在模拟开始时运行一次. always_ff @(posedge clk) :代表一个触发器(ff)，该过程在时钟的每个上升沿被触发(执行).这替换了 always @(posedge clk).这是唯一应该使用非阻塞 (
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