2012年7月25日

FPGA内部时钟网络及锁相环PLL

摘要： 一、全局时钟网络信号，从时钟引脚输入 1、全局复位，时钟使能要在时钟引脚输入，增强扇出系数 2、时钟引脚支持的常用电平标准为,LVTTL3.3,LVDS2.5,LVPECL(针对高速时钟)二、局部钟网络信号，从时钟引脚输入 1、局复位，在其服务区内能减小延时和歪斜 2、缺点：逻辑必须使用lockedlogic锁定， 所以一旦全局时钟不够，在使用局部时钟 三、PLL 分为左右，上下锁相环，与其时钟的的区域bank相对应四：左右bank为真lvds可以直接输出，输入加匹配电阻。。。。。。而上下bank则为假LVDS输出要加三个电阻才能输出 阅读全文

posted @ 2012-07-25 18:17 红色理想 阅读(3741) 评论(0) 推荐(0) 编辑

一帧图像的两种显示器建模方式

摘要： 一、X值代表像素点的计数(图像的宽度)，Y代表行数的计数(图像的高度)二、Y值代表像素点的计数(图像的宽度)，X代表行数的计数(图像的高度)三、建模方式，因人而异，笔者常用的建模方式为方式一，正规的官方说法应该是方式二。 阅读全文

posted @ 2012-07-25 17:17 红色理想 阅读(293) 评论(0) 推荐(0) 编辑

cameralink接口设计

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posted @ 2012-07-25 15:49 红色理想 阅读(470) 评论(0) 推荐(0) 编辑

千兆以太网

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posted @ 2012-07-25 15:44 红色理想 阅读(224) 评论(0) 推荐(0) 编辑

RS-232,URAT接口FPGA设计

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posted @ 2012-07-25 15:43 红色理想 阅读(270) 评论(0) 推荐(0) 编辑

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