03 2025 档案

verilog实现32位有符号流水乘法器
摘要：verilog实现32位有符号流水乘法器 1.4bit乘法流程 1.无符号X无符号二进制乘法器 以下为4bit乘法器流程（2X6） 0 0 0 0 0 0 1 0 (2) X 0 0 0 0 0 1 1 0 (6) 0 0 0 0 0 0 0 0 (0) 0 0 0 0 0 1 0 0 (4) 0 阅读全文
posted @ 2025-03-28 23:38 超级大咸鱼 阅读(1069) 评论(0) 推荐(0)
verilog实现十进制正数与ASCII码互转
摘要：verilog实现十进制正数与ASCII码互转 1.小位宽数实现转ASCII码 1.小整数十进制转BCD码（8421码） 十进制数 0 1 2 3 4 5 6 7 8 9 8421码 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 2.BCD码（8 阅读全文
posted @ 2025-03-27 23:10 超级大咸鱼 阅读(343) 评论(0) 推荐(0)