FPGA实验debug记录
摘要:lab1——编写模拟16bit-BCD码到14bit二进制表示的.v文件 1.编写verilog文件,注意基本语法、变量类型等等。如: input 定义时不指明类型,output应指明(如reg),注意数据类型能否作为左值/右值; 定义reg变量时,注意可存储范围(如reg [2:0] i; 则i只
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posted @ 2021-04-27 13:11
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posted @ 2021-04-11 00:47