IP核之ROM

合集 - Verilog(3)

1.同一工程中的低复位2024-08-202.校验和2024-08-20

3.IP核之ROM2024-08-20

收起

 创建.coe文件

MEMORY_INITIALIZATION_RADIX=16; //表示数据格式为16进制
MEMORY_INITIALIZATION_VECTOR=
12, //每个数据之间用逗号或空格或换行符隔开。
34,
56,
78,
AB; //最后一个数据用分号结束。

读取.coe文件并存用数据

//固存3个ROM*******************************
//0~9
reg [6:0] addra_dx,addra_sin,addra_cos;
wire [7:0] douta_dx,douta_sin,douta_cos;
//rom_dxsintheta360cph
rom_dx rom_dx_inst (
  .clka(SYS_CLK),        // input wire clka  
  .addra(addra_dx),      // input wire [6 : 0] addra
  .douta(douta_dx)       // output wire [7 : 0] douta
);
//检验rom_dx数据输出
//rom_sinphi 
rom_sin rom_sin_inst (
  .clka(SYS_CLK),        // input wire clka
  .addra(addra_sin),     // input wire [6 : 0] addra
  .douta(douta_sin)         // output wire [7 : 0] douta
);
//rom_cosphi
rom_cos rom_cos_inst (
  .clka(SYS_CLK),        // input wire clka
  .addra(addra_cos),     // input wire [6 : 0] addra 
  .douta(douta_cos)      // output wire [7 : 0] douta
);
//固存3个ROM********************************