FPGA_D触发器

D触发器：                                                                                                 

　　         

真值表：

module Dchufaqi(r,s,cp,d,q,qn);

input r;
input s;
input cp;
input d;
output q;
output qn;

reg q;
reg qn;

always@(posedge cp)
begin
if({r,s}==2'b01)
begin
q <= 1'b0;
qn <= 1'b1;
end
else if({r,s}==2'b10)
begin
q <= 1'b1;
qn <= 1'b0;
end
else if({r,s}==2'b11)
begin
q <= d;
qn <= ~d;
end
end

 

endmodule

 

功能仿真结果：