摘要：
task 和 function 说明语句分别用来定义任务和函数，利用任务和函数可以把函数模块分成许多小的任务和函数便于理解和调试。任务和函数往往还是大的程序模块在不同地点多次用到的相同的程序段。输入、输出和总线信号的数据可以传入、传出任务和函数。 task 和 function 的不同： 1）函数只 阅读全文
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Verilog中的任何过程都可以属于以下四种结构的说明语句; 1) initial; 2) always; 3) task; 4) function; 1) initial说明语句； 一个程序中的 initial 和 always 的次数是不受限制的，他们都是在仿真的一开始同时开始运行的。initi 阅读全文
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生成块可以动态的生成Verilog代码。可以用于对矢量中的多个位进行重复操作、多个模块的实例引用的重复操作、根据参数确定程序中是否包含某段代码。生成语句可以控制变量的声明、任务和函数的调用、还能对实例引用进行全面的控制。在编程时，应用关键字generate_endgenerate来说明生成的实例范围 阅读全文
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在Verilog中存在着4种类型的循环语句，用来控制执行语句的执行次数。 1）forever语句： 连续执行的语句。 2）repeat语句： 连续执行n次的语句。 3）while语句： 执行语句，直至某个条件不满足。 4）for 语句： 三个部分，尽量少用或者不用for循环。 各语句的格式与注意事项 阅读全文
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条件语句可以分为if_else语句和case语句两张部分。 A)if_else语句 三种表达形式 1） if（表达式） 2）if（表达式） 3）if（表达式1） 语句1； 语句1； 语句1； else else if（表达式2） 语句2； 语句2； else if（表达式3） 语句3； ...... 阅读全文
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块语句是指将两条或者两条以上的语句组合在一起，使其在格式上更像一条语句。块语句分为两种： 1）用begin_end语句，通常用来标识顺序执行的语句，用它标识的块称作顺序块； 2）用fork_join语句，通常用来标识并行执行的语句，用它标识的块称作并行块。 A）顺序块 begin 语句1； 语句2； 阅读全文
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在Verilog HDL语言中，信号有两种赋值方式。 A）非阻塞赋值（Non-Blocking）方式（如：b<=a;） (1)在语句块中，上面语句所赋值的变量不能立即为下面的语句所用； (2)块结束后才能完成这次赋值操作，赋值的职位上次赋值得到的； (3)在编写可综合的时序逻辑模块时，这是最常用的复 阅读全文
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Verilog HDL的语言的运算符的范围很广，按照其功能大概可以分为以下几类: (1)算术运算符 +，-，*，/，% ！~ * / % + - << >> < <= > >= == !== ! & ^ ^~ | && || ？： 最高优先级别 ↓ ↓ ↓ ↓ 最低优先级别 (2)赋值运算符 =，< 阅读全文
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Verilog中共有19种数据类型。 基本的四种类型： reg型、wire型、integer型、parameter型。 其他类型：large型、medium型、small型、scalared型、time型、tri型、trio型、tril型、triand型、trior型、trireg型、vectore 阅读全文
摘要：
在放大电路中，当输入信号为正弦波时： 如果晶体管在信号的整个周期内均导通（导通角为360°），称之为甲类状态（A类）； 如果晶体管仅在信号的正半周或负半周导通（导通角为180°），称之为工作在乙类状态（B类）； 如果晶体管的到同事间大于半个周期而且小于整个周期（导通角在180-360°之间），称之工 阅读全文