摘要：
因为大多数的FPGA内部的触发器数目相当多，又加上独热码状态机（one hot code machine）的译码逻辑最为简单，所以在FPGA实现状态机时，往往采用独热码状态机（即每个状态只有一个寄存器置位的状态机）。建议采用case语句来建立状态机的模型，因为这些语句表达清晰明了，可以方便的由当前状 阅读全文
摘要：
在Verilog中可以采用多种方法来描述有限状态机最常见的方法就是用always和case语句。如下图所示的状态转移图就表示了一个简单的有限状态机： 图中：图表示了一个四状态的状态机，输入为A和Reset，同步时钟为clk，输出信号是K1和K2，状态机只能在信号的上升沿发生。 （A）下面是可综合的V 阅读全文
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上图表示的就是数字电路设计中常用的时钟同步状态机的结构。其中共有四个部分产生下一状态的组合逻辑F、状态寄存器组、输出组合逻辑G、流水线输出寄存器组。如果状态寄存器组由n个寄存器组成，就可以记忆2^n个状态。并且所有的寄存器都连接在一个共同的时钟信号上，现代电路设计通常采用正跳变沿D触发器。 下一个状 阅读全文
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总线 总线是运算部件之间数据流通的公共通道。在硬线逻辑构成的运算电路中只要电路的规模允许可以比较自由的确定总线的位宽，从而大大的提高数据流通的速度。各个运算部件和数据寄存器组可以通过带有控制端的三态门与总线连接。 通过控制端来控制在某一时间段内，总线归那几个部件使用（任何时间段只能有一个部件发送，但 阅读全文
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先以一位全加器为例：Xi、Yi代表两个加数，Cin是地位进位信号，Cout是向高位的进位信号。列表有： 由左边表格可知： Sum=X’Y'Cin+X'YCin'+XY'Cin'+XYCin=X'(Y⊕Cin)+X(Y⊙Cin)=X'(Y⊕Cin)+X(Y⊕Cin)'=X⊕Y⊕Cin Cout=X’Y 阅读全文
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所谓不同的抽象类别，实际上是指同一个物理电路，可以在不同层次上用Verilog语言来描述。如果只从行为功能的角度来描述某一电路模块，就称作行为模块。如果从电路结构的角度来描述该电路模块，就称作结构模块。根据抽象的级别将Verilog的模块分为5种不同的等级: 1)系统级 2）算法级 3）RTL级（r 阅读全文
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1 module D_flop(data,clk,clr,q,qb); 2 input data,clk,clr; 3 output q,qb; 4 wire a,b,c,d,e,f,ndata,nclk; 5 nand nand1(a,clr,data,clk), 6 nand2(b,ndata, 阅读全文
摘要：
h Verilog HDL语言和C语言一样也提供编译预处理的功能。在Verilog中为了和一般的语句相区别，这些预处理语句以符号"`"开头，注意，这个字符位于主键盘的左上角，其对应的上键盘字符为"~",这个符号并不是单引号"'".这里简单介绍最常用的`define `include `timesca 阅读全文
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1)系统任务:$monitor 格式： $monitor(p1,p2,p3...pn); $monitor; $monitoron; $monitoroff; 任务$monitor提供了监控输出列表中的表达式或变量值的功能。其参数列表中输出格式控制字符串和输出列表的规则和$display一样。当启动 阅读全文
摘要：
$display 和 $write 任务 格式： $display (p1,p2,...,pn); $write (p1,p2,..,pn); 这两个函数和系统的任务作用是用来输出信息，即将参数p2到pn按照参数p1给的格式输出。参数1通常称作“格式控制”，参数p2至pn通常称作输出表列。这两个任务 阅读全文